JPH0722431A - バイポ−ラトランジスタの製造方法 - Google Patents
バイポ−ラトランジスタの製造方法Info
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- JPH0722431A JPH0722431A JP16354093A JP16354093A JPH0722431A JP H0722431 A JPH0722431 A JP H0722431A JP 16354093 A JP16354093 A JP 16354093A JP 16354093 A JP16354093 A JP 16354093A JP H0722431 A JPH0722431 A JP H0722431A
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Abstract
薄層のベ−ス層を形成すること。 【構成】ベース領域7を形成した後、エミッタ領域8を
形成するに際して、開口部7aの側壁に、薄い第2の絶
縁膜12と、コレクタと同一導電形の不純物を含む非晶
質シリコン15とを積層し、開口部内の非晶質シリコン
15をドライエッチングで除去し開口して絶縁膜12を
露出させ、更にエッチング液で絶縁膜12を除去し開口
してベース領域8を露出させる。最後にコレクタと同一
導電形の不純物を導入してエミッタ領域8を形成すると
同時に多結晶シリコンでエミッタ電極11を形成する。 【効果】ベ−ス層を薄層化できるので素子の高速動作が
可能になる。また、エミッタ抵抗を従来の約70%に低
減できる。さらにコンタクト孔形成工程で開口部縁上の
エミッタ電極が除去されエミッタ・ベ−ス間が電気的に
短絡するのを防ぐことができる。
Description
タの製造方法に係わり、特に薄層のベ−ス層を形成する
製造方法に関する。
法に関する従来の技術については、例えば図6のバイポ
−ラトランジスタ構造の製造方法が提唱されている。同
図において、1は一導電型を有するシリコン基板、2は
逆導電型を有するエピタキシャル成長層、3は絶縁分離
領域、4は活性領域、5は一導電型高濃度埋込拡散層、
6は一導電型低濃度層、7は逆導電型を有するベ−ス領
域、8は一導電型を有するエミッタ領域、9は逆導電型
不純物を高濃度に含んだ多結晶シリコン層、10はシリ
コン酸化膜、11はエミッタ電極、12はシリコン酸化
膜からなる側壁部である。
記す製造方法によって形成される。まず、活性領域4の
表面上に逆導電型の不純物を高濃度に含む多結晶シリコ
ン層9とシリコン酸化膜10とを堆積し、フォトレジス
ト膜からなるマスクを用いて選択的にシリコン酸化膜1
0と多結晶シリコン層9を除去して開口を設け、加熱酸
化によってシリコン酸化膜からなる側壁部12を形成す
ると同時に外部ベ−ス17を熱拡散によって形成する。
コン層9をマスクとしてエミッタ部の開口を行い、イオ
ン打ち込み法を用いて逆導電型不純物を、次いで一導電
型不純物を導入する。次に、加熱処理を行うことにより
ベ−ス領域7とエミッタ領域8を形成する。そして、エ
ミッタ領域8上にエミッタ電極11と、多結晶シリコン
層9に接触するベ−ス配線13とコレクタ電極14とを
形成する。
は、例えばアイ・イー・デー・エム、テクニカル・ダイ
ジェスト、1986年、第420頁〜第423頁〔Te
ch.Dig.IEDM(1986),pp420−4
23〕が挙げられる。
は、多結晶シリコン層9とエミッタ電極11とを分離す
るシリコン酸化膜12を約1000℃、30分の加熱酸
化によって形成するため、熱拡散によりベ−ス領域の接
合が深くなり、素子の高速動作は望めない。そこで素子
の浅接合形成のためにシリコン酸化膜12を、極めて薄
い熱酸化膜下地層上に化学気相成長法(CVD法)で形
成する方法が考案されているが、上記の製造方法でも約
900℃、10分相当の等価アニ−ルが施されるため浅
接合化が出来たとは言い難い。
来の問題点を解消することにあり、製造プロセスを低温
化することによってベ−ス層を薄層化するバイポ−ラト
ランジスタの製造方法を提供することにある。
タ寸法の微細化が必要であるが上記従来構造ではエミッ
タ寸法の微細化に伴ってエミッタ抵抗が増加する。そこ
で、本発明の他の目的は、エミッタ寸法の微細化を行っ
てもエミッタ抵抗が増加しないエミッタ電極の製造方法
を提供することにある。
部の開口工程に反応性イオンエッチング法を用いた異方
性エッチングが必要であるが、反応性イオンエッチング
法はシリコン基板表面にダメ−ジを与えるため性能が劣
化する。そこで、本発明の他の目的は最後のエミッタ部
の開口を弗酸系の水溶液で行うことによってシリコン基
板表面にダメ−ジを与えない製造方法を提供することに
ある。
ンタクト孔を形成するのに反応性イオンエッチング法を
用いて絶縁膜を選択的に除去するが、その際、開口部縁
上のエミッタ電極の多結晶シリコンが削除されエミッタ
・ベ−ス間が配線によって短絡する不良が生じる。そこ
で、本発明の他の目的はコンタクト孔形成によって開口
部縁上のエミッタ電極の多結晶シリコンが除去されるの
を防ぐために、開口部縁上のエミッタ電極を厚膜の多結
晶シリコンで製造する方法を提供することにある。
ち込み法でベ−ス層を形成するため、イオン打ち込みに
よって生じた欠陥を回復するために900℃以上のアニ
−ルを施す必要があり、ベ−ス層の薄層化に限界があ
る。そこで本発明の他の目的は無欠陥で薄層のベ−ス層
を形成するバイポ−ラトランジスタの製造方法を提供す
ることにある。
有するコレクタ層が形成された半導体基板上に、ベ−
ス電極となる反対導電型の不純物を含む多結晶シリコン
を堆積し、次いで多結晶シリコン上に第1の絶縁膜を積
層する工程と、フォトレジスト膜からなるマスクを用
いて選択的に第1の絶縁膜と多結晶シリコンとを除去し
てベ−スを形成する領域に開口部を形成する工程と、
絶縁膜をマスクとして反対導電型の不純物を導入してベ
−ス領域を形成する工程と、第2の絶縁膜を堆積し、
次いで一導電型の不純物を混合したガスから形成した一
導電型の不純物を含む非晶質、または多結晶シリコンを
開口部の側壁に形成する工程と、開口部内にベ−ス領
域を露出させる工程と、第1の絶縁膜をマスクとして
開口部を通じて一導電型の不純物を導入してエミッタ領
域を形成する工程とを有して成るバイポ−ラトランジス
タの製造方法により、達成される。
詳述すると、図示のように一導電型を有するコレクタ層
が形成された半導体基板16上に、ベ−ス電極となる反
対導電型の不純物を含む多結晶シリコン9を堆積し、次
いでこの多結晶シリコン9上に第1の絶縁膜としてシリ
コン酸化膜10を積層する工程と、フォトレジスト膜を
マスクとして選択的にシリコン酸化膜10と多結晶シリ
コン9を除去して真性ベ−ス7を形成する領域に開口部
を形成する工程と、シリコン酸化膜10をマスクとして
反対導電型の不純物を導入してベ−ス領域7を形成する
工程と、開口部に第2の絶縁膜として薄層のシリコン酸
化膜12を堆積し、次いで一導電型の不純物を混合した
ガスから形成した非晶質シリコン(または多結晶シリコ
ン)15を開口部の側壁に形成する工程と、非晶質シリ
コン15をマスクとして再びベ−ス領域7に開口部を形
成する工程と、開口部を通じて一導電型の不純物を導入
してエミッタ領域8を形成し、多結晶シリコンでエミッ
タ電極11を形成する工程とを含むバイポ−ラトランジ
スタの製造方法によって達成される。
コレクタ層が形成された半導体基板上に、ベ−ス電極
となる反対導電型の不純物を含む多結晶シリコンを堆積
し、次いで多結晶シリコン上に第1の絶縁膜を積層する
工程と、前記多結晶シリコンを反対導電型の不純物源
として、半導体基板中に反対導電型不純物を熱拡散する
ことにより浅いベ−ス領域を形成する工程と、フォト
レジスト膜からなるマスクを用いて選択的に第1の絶縁
膜と多結晶シリコンとを除去してエミッタを形成する領
域に開口部を形成する工程と、第2の絶縁膜を堆積
し、次いで一導電型の不純物を混合したガスから形成し
た一導電型の不純物を含む非晶質、または多結晶シリコ
ンを開口部の側壁に形成する工程と、開口部内にベ−
ス領域を露出させる工程と、開口部を通じて一導電型
の不純物を導入してエミッタ領域を形成する工程とを有
して成るバイポ−ラトランジスタの製造方法により、達
成される。
に詳述すると、図示のように一導電型を有するコレクタ
層が形成された半導体基板16上に、ベ−ス電極となる
反対導電型の不純物を含む多結晶シリコン9を堆積し、
次いで多結晶シリコン9上に第1の絶縁膜としてシリコ
ン酸化膜10を積層する工程と、多結晶シリコン9を反
対導電型の不純物源として半導体基板16中に反対導電
型不純物を熱拡散することにより浅いベ−ス領域7を形
成する工程と、フォトレジスト膜をマスクとして選択的
にシリコン酸化膜10と多結晶シリコン9を除去してエ
ミッタを形成する領域に開口部を形成する工程と、開口
部に第2の絶縁膜として薄層のシリコン酸化膜12を堆
積し、次いで一導電型の不純物を混合したガスから形成
した非晶質シリコン(または多結晶シリコン)15を開
口部の側壁に形成する工程と、非晶質シリコン15をマ
スクとして再びベ−ス領域7に開口部を形成し、開口部
内にベ−ス領域7を露出させる工程と、開口を通じて一
導電型の不純物を導入してエミッタ領域8を形成する工
程とを含むバイポ−ラトランジスタの製造方法によって
達成される。
有するコレクタ層が形成された半導体基板上に、ベ−
ス電極となる反対導電型の不純物を含む多結晶シリコン
を堆積し、次いで多結晶シリコン上に第1の絶縁膜を積
層する工程と、フォトレジスト膜からなるマスクを用
いて選択的に第1の絶縁膜と多結晶シリコンとを除去し
てベ−スを形成する領域に開口部を形成する工程と、
エピタキシャル成長法を用いて反対導電型の不純物を含
むベ−ス領域を形成する工程と、開口領域に自己整合
的にフォトレジスト膜を埋め込む工程と、前記エピタ
キシャル成長工程の時に開口部領域以外に堆積した第2
のエピタキシャル成長層をフォトレジスト膜をマスクと
して除去する工程と、フォトレジスト膜を除去する工
程と、第2の絶縁膜を堆積し、次いで一導電型の不純
物を混合したガスから形成した一導電型の不純物を含む
非晶質、または多結晶シリコンを開口部の側壁に形成す
る工程と、開口部内にエピタキシャル成長法で形成し
たベ−ス領域を露出させる工程と、開口を通じて一導
電型の不純物を導入してエミッタ領域を形成する工程と
を有して成るバイポ−ラトランジスタの製造方法によ
り、達成される。
に詳述すると、図示のように一導電型を有するコレクタ
層が形成された半導体基板16上に、ベ−ス電極となる
反対導電型の不純物を含む多結晶シリコン9を堆積し、
次いで多結晶シリコン9上に第1の絶縁膜としてシリコ
ン酸化膜10を積層する工程と、フォトレジスト膜をマ
スクとして選択的にシリコン酸化膜10と多結晶シリコ
ン9とを除去して真性ベ−スを形成する領域に開口部を
形成する工程と、反対導電型の不純物を含むベ−ス領域
7をエピタキシャル成長で形成する工程と、開口領域に
自己整合的にレジスト膜19を埋め込む工程と、前記エ
ピタキシャル成長工程で堆積した開口領域以外のエピタ
キシャル成長層をレジスト膜19をマスクとして除去
し、次いでレジスト膜19を除去する工程と、開口部に
第2の絶縁膜として薄層のシリコン酸化膜12を堆積
し、次いで一導電型の不純物を混合したガスから形成し
た非晶質シリコン(または多結晶シリコン)15を開口
部の側壁に形成する工程と、非晶質シリコン15をマス
クとして再びベ−ス領域7に開口部を形成し、開口部内
にエピタキシャル成長で形成したベ−ス領域7を露出さ
せる工程と、開口を通じて一導電型の不純物を導入して
エミッタ領域8を形成する工程とを含むバイポ−ラトラ
ンジスタの製造方法によっても達成される。
リコン9、第1の絶縁膜としてのシリコン酸化膜10、
第2の絶縁膜としてのシリコン酸化膜12、非晶質シリ
コン15及びエミッタ電極11の形成は、CVD法によ
り成膜するが、非晶質シリコン15の形成は低温処理が
できることから減圧CVD法によることが望ましい。
縁膜としての薄層のシリコン酸化膜12及び一導電型の
不純物を含む非晶質、または多結晶シリコン15の積層
総膜厚は、極力薄く、しかも絶縁耐圧が十分に補償でき
るものであることが必要であり、実用的には0.1〜
0.3μmが好ましく、その内の非晶質、または多結晶
シリコンの厚み分は0.05〜0.15μmが望まし
い。
成長層としては、シリコン半導体が一般的であるが、そ
の他例えばGaAs等の化合物半導体であってもよいこ
とは云うまでもない。
する領域を、第2の絶縁膜となる薄層のCVD酸化膜1
2と、減圧化学気相成長法(減圧CVD法)を用いて約
500℃で堆積した反対導電型の不純物を含んだ非晶質
シリコン15とで形成することによってプロセスを低温
化する。この製造方法によりベ−ス層7の薄層化が実現
でき、素子の高速化が図れる。
離する領域を第2の絶縁膜となる薄層のCVD酸化膜1
2と一導電型の不純物を含んだ非晶質シリコン15で形
成し、エミッタ部開口を非晶質シリコン15をマスクと
して弗酸系の水溶液で行う。この製造方法によりエミッ
タ寸法の微細化を行ってもエミッタ抵抗が増加しないエ
ミッタ電極が形成できる。
だ非晶質シリコン15をマスクとして弗酸系の水溶液で
シリコン酸化膜12の除去を行う。この製造方法により
シリコン基板表面にダメ−ジを与えることなくシリコン
酸化膜12を選択的に除去することができる。
を厚膜化する。この製造方法によりコンタクト孔形成で
開口部縁上のエミッタ電極11が薄層化するのを防ぐこ
とができる。
として、半導体基板16中に反対導電型不純物を熱拡散
することによって浅いベ−ス領域7を形成する。この製
造方法によりベ−スのイオン打ち込み工程とイオン打ち
込みによる欠陥を削除できるためプロセスの簡略化と低
温化ができ、ベ−ス層の薄層化による素子の高速化が図
れる。
を形成することにより、ベ−ス層の薄層化が実現でき、
素子の高速化が図れる。
に説明する。 〈実施例1〉図1〜図5は、本発明に係るバイポ−ラト
ランジスタの要部である活性領域4の状態を示した製造
工程の断面図であり、以下、順次これらの工程図に従っ
て説明する。
コレクタ層が形成されたシリコン半導体基板16上に、
ベ−ス電極となる反対導電型の不純物を含む多結晶シリ
コン9を周知のCVD法にしたがって堆積する。なお、
活性領域4の周囲には絶縁分離領域3が形成されてい
る。
上に第1の絶縁膜となるシリコン酸化膜10を周知のC
VD法にしたがって積層し、フォトレジスト膜をマスク
として選択的に反応性イオンエッチング法を用いてシリ
コン酸化膜10と多結晶シリコン9を除去して真性ベ−
ス7を形成する領域に開口部7aを形成する。
外部ベ−ス17を形成した後、シリコン酸化膜10をマ
スクとしてイオン打ち込み法を用いて反対導電型の不純
物を導入し、加熱処理で反対導電型の不純物を活性化し
て真性ベ−ス領域7を形成する。次いで第2の絶縁膜と
なる薄層のシリコン酸化膜12をCVD法を用いて短時
間で堆積させる。なお、この場合には800℃×30分
で、厚さ0.05μmのシリコン酸化膜12を堆積させ
た。
(リンまたは砒素)を混合した反応ガス、例えばジシラ
ン(Si2H6)とフォスフィン(PH3)の混合ガスを用い、減圧
CVD法により500℃で反応させて膜厚0.1μmの
一導電型の不純物を含んだ非晶質シリコン15を堆積さ
せた。減圧CVD法の代わりに通常のCVDでもよい
が、低温処理を可能とすることから減圧CVD法が好ま
しい。そして、反応性イオンエッチング法を用いて非晶
質シリコン15を図示のように開口部7aの側壁に残
し、他の部分を選択的に除去する。このエッチング量
は、上記の方法で被着した非晶質シリコン15の膜厚程
度とする。
しては、下地のシリコン酸化膜12が効果的にストッパ
ーの役割を果たし、ベース7表面を保護する。従って従
来のようにオーバーエッチングによりベース7表面に結
晶欠陥を発生させたり、甚だしくはベース7をエッチン
グしてしまうと云った問題がなく、信頼性の高いエッチ
ングを実現することができる。
5をマスクとして弗酸系の水溶液で開口部7aの薄層の
シリコン酸化膜12をエッチング除去し、ベ−ス領域7
を露出させる。このエッチングによりベ−ス領域7を露
出させる工程は、上記のような湿式エッチングが好まし
く、ドライエッチングはベ−ス領域7に結晶欠陥を発生
させる恐れがあり、好ましくない。そして、開口を通じ
て一導電型の不純物を導入してエミッタ領域8を形成す
る。この例では図示のように一導電型の不純物を含む第
2の非晶質シリコンを形成し、加熱処理によってエミッ
タ領域8と多結晶シリコンエミッタ電極11とを同時に
形成した。
ランジスタが形成された。このあとは図6の従来例で示
したように通常の製造工程にしたがって、ベ−ス配線1
3、コレクタ電極14を形成した。
ミッタ電極11を分離する領域を薄層のCVD酸化膜1
2と減圧化学気相成長法(減圧CVD法)によって約5
00℃で堆積した一導電型の不純物を含んだ非晶質シリ
コン15とで形成するため、プロセスの低温化が図れ
る。これによりベ−ス領域7の反対導電型の不純物の拡
散が減少しベ−ス層7が薄層化されたため素子の高速化
が図れた。また、本構造により多結晶シリコンエミッタ
電極中の電流密度が低減されたためエミッタ抵抗が約3
0%低下した。さらにまた、エミッタ形成のために、開
口部内にベース領域7を露出させるに際しては、非晶質
シリコン15をドライエッチング工程とし、さらに下地
のCVD酸化膜12を湿式によるエッチング工程とする
ため、ベース領域7に結晶欠陥を発生させることなく極
めて信頼性の高い選択エッチングを実現することができ
た。
ll base contact structure)トランジスタのエミッタ
電極11の形成に、本発明の製造方法を適用したもので
ある。なお、エミッタ電極11の形成工程は、実施例1
と同様なので説明を省略する。
引き出し電極9を自己整合的に分離できるトランジスタ
(通称SSTと呼ばれている)のエミッタ電極11の形
成に、本発明の製造方法を適用したものである。なお、
エミッタ電極11の形成工程は、実施例1と同様なので
説明を省略する。
程図と同様に要部である活性領域4の状態を製造工程の
順に示した断面図である。先ず図9に示すように、一導
電型を有するコレクタ層が形成された半導体基板16上
にベ−ス電極となる反対導電型の不純物を含む多結晶シ
リコン9を堆積する。
ン9上に第1の絶縁膜となるシリコン酸化膜10を積層
し、多結晶シリコン9を反対導電型の不純物源として、
半導体基板16中に反対導電型不純物を熱拡散すること
により、浅いベ−ス領域7を形成する。多結晶シリコン
9に、イオン打ち込み法で反対導電型の不純物を導入し
た場合、イオン打ち込みで生じた欠陥を回復するために
加熱処理を必要とする。ただし、この加熱処理とベ−ス
領域形成の加熱処理は兼用できる。
反対導電型の不純物を混合した反応ガス、例えばモノシ
ラン(SiH4)とジボラン(B2H6)の混合ガスを500℃で反
応させて形成した反対導電型の不純物を含んだ非晶質シ
リコンから約700℃の加熱処理で多結晶シリコン9を
形成することも可能である。この方法によって形成した
多結晶シリコン9の粒径は数μmの大粒径に成長するた
め、イオン打ち込み法によって形成した多結晶シリコン
と比べ比抵抗が約半分になる。本実施例によって作製し
た素子で回路を構成した場合、回路性能が約1割向上す
る。
膜をマスクとして反応性イオンエッチング法により選択
的にシリコン酸化膜10と多結晶シリコン9とを除去し
てエミッタを形成する領域に開口部7aを形成し、図示
のように第2の絶縁膜となる薄層のシリコン酸化膜12
をCVD法を用いて短時間で堆積する。なお、開口部の
形成及びシリコン酸化膜12の形成方法は、実施例1の
図2及び図3の場合と同様である。
外部ベ−ス17を形成する。このあとは実施例1と同様
の工程に従い、開口部7aの側壁に一導電型の不純物を
含む非晶質シリコン15を形成した後、図13に示すよ
うにエミッタ電極11を形成し、目的とするバイポ−ラ
トランジスタを形成した。
拡散で形成するためイオン打ち込みによって生じた欠陥
を回復するための加熱処理が必要なく、無欠陥の薄いベ
−ス層7が得られ素子の高速動作が可能になった。
工程図と同様に要部である活性領域4の状態を製造工程
の順に示す断面図である。先ず図14に示のように、一
導電型を有するコレクタ層が形成された半導体基板16
上に、ベ−ス電極となる反対導電型の不純物を含む多結
晶シリコン9を堆積した後、多結晶シリコン9上に第1
の絶縁膜となるシリコン酸化膜10を積層する。
膜をマスクとして反応性イオンエッチング法によりシリ
コン酸化膜10と多結晶シリコン9とを選択的に除去し
て真性ベ−ス7を形成する領域に開口部7aを形成す
る。その後、図示のようにエピタキシャル成長法を用い
て反対導電型の不純物を含む真性ベ−ス領域7を形成す
る。本実施例では、表面が単結晶シリコンでない部分に
は多結晶シリコン膜が堆積するが、選択エピタキシャル
成長法を用いた場合には開口部分の活性領域にのみ単結
晶シリコン膜が成長する。
を塗布し、反応性イオンエッチング法により開口領域に
自己整合的にレジスト膜19を埋め込む。そして、エピ
タキシャル成長工程で堆積した開口領域以外の多結晶シ
リコン膜をレジスト膜19をマスクとして除去した後、
次いでレジスト膜19も除去する。この図は、開口領域
に埋め込まれたレジスト膜19が除去される前の段階を
示している。
2の絶縁膜となる薄いシリコン酸化膜12を堆積した
後、図17に示すように開口部の側壁に一導電型の不純
物を含む非晶質シリコン15を形成する。
ン15をマスクとして弗酸系の水溶液で開口部の薄層の
シリコン酸化膜12を除去し、エピタキシャル成長で形
成したベ−ス領域7を露出させ、その跡にエミッタ電極
11を形成し、目的とするバイポ−ラトランジスタを形
成した。
ピタキシャル成長法で形成するため薄層のベ−ス層7を
得ることができ、素子の高速動作が可能になった。ま
た、真性ベ−ス領域7をエピタキシャル成長法を用いて
Si(1-x)Ge(x)で形成することも可能である。
工程図と同様に要部である活性領域4の状態を製造工程
の順に示す断面図である。ただし、本実施例では構造は
少し異なるが、実施例2の場合と同様にSICOS(si
dewall base contact structure)トランジスタに、実
施例5の技術を適用したものである。
るコレクタ層が形成された半導体基板16の表面を酸化
してシリコン酸化膜18を形成する。次に、シリコン酸
化膜18上にベ−ス電極となる反対導電型の不純物を含
む多結晶シリコン9と第1の絶縁膜となるシリコン酸化
膜10を順次積層する。そして、図示のようにフォトレ
ジスト膜をマスクとして反応性イオンエッチング法によ
り、これらシリコン酸化膜10と多結晶シリコン9とを
選択的に除去して真性ベ−ス7を形成する領域に開口部
7aを形成し、シリコン酸化膜18を露出させる。
で開口部のシリコン酸化膜18を除去し、真性ベ−ス7
を形成する領域を露出させ、図示のようにエピタキシャ
ル成長法を用いて反対導電型の不純物を含む真性ベ−ス
領域7を形成する。
に実施例5の図16〜図18と同様の工程で素子を形成
する。本実施例の構造はベ−ス・コレクタ間容量を低減
できるため素子の高速化ができる。
工程図と同様に要部である活性領域4の状態を製造工程
の順に示す断面図である。先ず図24に示すように、一
導電型を有するコレクタ層が形成された半導体基板16
上に、ベ−ス電極となる反対導電型の不純物を含む多結
晶シリコン9を堆積する。次いで多結晶シリコン9上に
第1の絶縁膜となるシリコン酸化膜10を積層する。
膜をマスクとして選択的に反応性イオンエッチング法を
用いてシリコン酸化膜10と多結晶シリコン9とを除去
して真性ベ−ス7を形成する領域に開口部7aを形成す
る。そして、加熱処理を行って外部ベ−ス17を形成す
る。次に、シリコン酸化膜10をマスクとして反対導電
型の不純物を混合したガスからの拡散で反対導電型の不
純物を開口部に導入し、図示のように加熱処理で反対導
電型の不純物を活性化してベ−ス領域7を形成する。
と同様であり、先ず図26に示すように第2の絶縁膜と
なる薄層のシリコン酸化膜12をCVD法を用いて短時
間で堆積させ、続いて開口部の側壁に一導電型の不純物
を含んだ非晶質シリコン15を形成する。
15をマスクとして弗酸系の水溶液で開口部の薄層のシ
リコン酸化膜12を除去し、ベ−ス領域7を露出させ
る。続いて図示のように一導電型の不純物を含む第2の
非晶質シリコンを形成し、加熱処理することによりエミ
ッタ領域8と多結晶シリコンエミッタ電極11とを同時
に形成する。
ランジスタが形成された。この後は通常の製造工程にし
たがって、ベ−ス配線13、コレクタ電極14を形成す
る。本実施例でもプロセスの低温化によってベ−ス領域
7の反対導電型の不純物の拡散が減少し、薄層のベ−ス
層7が形成されるため素子の高速化が図れた。
1μmに狭小化したバイポ−ラトランジスタに実施例1
のエミッタ電極形成技術を適用した場合の要部断面図を
示したものである。 従来の製造方法では、エミッタ8
をイオン打ち込み法で形成するため開口部の周辺部分は
不純物が拡散しにくく(プラグ効果)、均一な不純物プ
ロファイルを得るのが困難であった。近年、素子の高性
能化、高集積化を目的としてエミッタ寸法を縮小する傾
向にあるが、従来の製造方法ではプラグ効果が顕著にな
るため電流利得や遮断周波数の減少、高エミッタ抵抗化
を招き素子の高性能化は望めない。しかし、実施例1と
同様の製造法によればエミッタ幅を0.1μmに縮小し
てもプラグ効果はなく高性能で、従来と同程度のエミッ
タ抵抗が得られた。
チング法を用いて、開口部の側壁に一導電型の不純物を
含む非晶質シリコン15を形成するが、開口部の第2の
絶縁膜となるシリコン酸化膜12と非晶質シリコン15
とは、反応性イオンエッチングに対する選択比を高くで
きるのでシリコン酸化膜12はエッチングされることは
ない。すなわち、シリコン酸化膜12は、非晶質シリコ
ン15のドライエッチングに際し、ストッパとして効果
的な役割を果たす。この後、弗酸系の水溶液で開口部の
シリコン酸化膜12を除去すれば、無欠陥のシリコン表
面を得ることができる。
るバイポ−ラトランジスタの要部断面図を示したもので
ある。基本的には実施例1と同様の製造方法であるが、
特徴的なところは図示のように一導電型の不純物を含む
非晶質シリコン15と多結晶シリコンエミッタ電極11
との間に金属層の如き良導体層20を形成したことにあ
る。以下、上記特徴部分について説明する。
晶質シリコン15を形成した後、その上に金属、または
シリサイド層等の良導体層20を形成する。この例では
良導体層層20にチタンナイトライド(TiN)を用い
た。この良導体層はチタンナイトライドに限定されるこ
となく種々の金属、シリサイド等を選択して使用でき
る。そして、図示のように一導電型の不純物を含む第2
の非晶質シリコンを形成し、加熱処理することによりエ
ミッタ領域8と多結晶シリコンエミッタ電極11とを同
時に形成する。本実施例は実施例1と比べ更にエミッタ
抵抗を下げることができる。
はなく、種々変形して実施できる。例えば、上記一導電
形の不純物をn型、反対導電形の不純物をp型とすれ
ば、上記何れの実施例のバイポーラトランジスタもnp
n型半導体装置となり、また、上記実施例中のn型とp
型を総て反対にすればpnp型半導体装置を作製するこ
とができる。さらにまた、半導体基板もシリコン半導体
に限らず、化合物半導体においても同様に実現できるこ
とは云うまでもない。
目的を達成することができた。すなわち、ベ−ス層を薄
層化できるので素子の高速動作が可能になる。また、本
発明によりエミッタ抵抗を従来の約70%に低減でき
る。さらに、本発明によりコンタクト孔形成工程で開口
部縁上のエミッタ電極が除去されエミッタ・ベ−ス間が
電気的に短絡するのを防ぐことができる。
ラトランジスタの製造工程を示す要部構成断面図。
す断面図。
を示す要部断面図。
造工程を示す要部断面図。
造工程を示す要部断面図。
製造工程を示す要部断面図。
製造工程を示す要部断面図。
製造工程を示す要部断面図。
製造工程を示す要部断面図。
製造工程を示す要部断面図。
するエピタキシャル成長層、3…絶縁分離領域、
4…活性領域、5…一導電型高濃度埋込
拡散層、 6…一導電型低濃度層、7…逆導電型
を有するベ−ス領域、 7a…開口部、8…一導電型
を有するエミッタ領域、9…逆導電型不純物を高濃度に
含んだ多結晶シリコン層、10…第1の絶縁膜、
12…第2の絶縁膜、11…エミッタ電極、
13…ベ−ス配線、14…コレクタ電
極、15…非晶質シリコンから形成した一導電型多結晶
シリコン層、16…一導電型を有するコレクタ層が形成
された半導体基板、17…逆導電型を有する外部ベ−ス
領域、18…シリコン酸化膜、 19…レ
ジスト膜、20…良導体層(シリサイド電極)。
Claims (6)
- 【請求項1】一導電型を有するコレクタ層が形成された
半導体基板上に、ベ−ス電極となる反対導電型の不純
物を含む多結晶シリコンを堆積し、次いで多結晶シリコ
ン上に第1の絶縁膜を積層する工程と、フォトレジス
ト膜からなるマスクを用いて選択的に第1の絶縁膜と多
結晶シリコンとを除去してベ−スを形成する領域に開口
部を形成する工程と、絶縁膜をマスクとして反対導電
型の不純物を導入してベ−ス領域を形成する工程と、
第2の絶縁膜を堆積し、次いで一導電型の不純物を混合
したガスから形成した一導電型の不純物を含む非晶質、
または多結晶シリコンを開口部の側壁に形成する工程
と、開口部内にベ−ス領域を露出させる工程と、第
1の絶縁膜をマスクとして開口部を通じて一導電型の不
純物を導入してエミッタ領域を形成する工程とを有して
成るバイポ−ラトランジスタの製造方法。 - 【請求項2】一導電型を有するコレクタ層が形成された
半導体基板上に、ベ−ス電極となる反対導電型の不純
物を含む多結晶シリコンを堆積し、次いで多結晶シリコ
ン上に第1の絶縁膜を積層する工程と、前記多結晶シ
リコンを反対導電型の不純物源として、半導体基板中に
反対導電型不純物を熱拡散することにより浅いベ−ス領
域を形成する工程と、フォトレジスト膜からなるマス
クを用いて選択的に第1の絶縁膜と多結晶シリコンとを
除去してエミッタを形成する領域に開口部を形成する工
程と、第2の絶縁膜を堆積し、次いで一導電型の不純
物を混合したガスから形成した一導電型の不純物を含む
非晶質、または多結晶シリコンを開口部の側壁に形成す
る工程と、開口部内にベ−ス領域を露出させる工程
と、開口部を通じて一導電型の不純物を導入してエミ
ッタ領域を形成する工程とを有して成るバイポ−ラトラ
ンジスタの製造方法。 - 【請求項3】一導電型を有するコレクタ層が形成された
半導体基板上に、ベ−ス電極となる反対導電型の不純
物を含む多結晶シリコンを堆積し、次いで多結晶シリコ
ン上に第1の絶縁膜を積層する工程と、フォトレジス
ト膜からなるマスクを用いて選択的に第1の絶縁膜と多
結晶シリコンとを除去してベ−スを形成する領域に開口
部を形成する工程と、エピタキシャル成長法を用いて
反対導電型の不純物を含むベ−ス領域を形成する工程
と、開口領域に自己整合的にフォトレジスト膜を埋め
込む工程と、前記エピタキシャル成長工程の時に開口
部領域以外に堆積した第2のエピタキシャル成長層をフ
ォトレジスト膜をマスクとして除去する工程と、フォ
トレジスト膜を除去する工程と、第2の絶縁膜を堆積
し、次いで一導電型の不純物を混合したガスから形成し
た一導電型の不純物を含む非晶質、または多結晶シリコ
ンを開口部の側壁に形成する工程と、開口部内にエピ
タキシャル成長法で形成したベ−ス領域を露出させる工
程と、開口を通じて一導電型の不純物を導入してエミ
ッタ領域を形成する工程とを有して成るバイポ−ラトラ
ンジスタの製造方法。 - 【請求項4】上記ベ−ス電極となる反対導電型の不純物
を含む多結晶シリコン、第1の絶縁膜、第2の絶縁膜、
一導電型の不純物を含む非晶質シリコン、または多結晶
シリコン、及びエミッタ電極11の何れの成膜工程を
も、CVDによる成膜工程として成る請求項1乃至3何
れか記載のバイポ−ラトランジスタの製造方法。 - 【請求項5】上記第1、第2の絶縁膜をシリコン酸化膜
で構成すると共に、第2の絶縁膜と一導電型の不純物を
含む非晶質、または多結晶シリコンとの積層総膜厚を
0.1〜0.3μmとして成る請求項4記載のバイポ−
ラトランジスタの製造方法。 - 【請求項6】上記一導電型の不純物を含む非晶質シリコ
ン、または多結晶シリコンの形成を減圧CVD法により
行う工程として成る請求項4記載のバイポ−ラトランジ
スタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16354093A JP3349198B2 (ja) | 1993-07-01 | 1993-07-01 | バイポ−ラトランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
---|---|
JPH0722431A true JPH0722431A (ja) | 1995-01-24 |
JP3349198B2 JP3349198B2 (ja) | 2002-11-20 |
Family
ID=15775832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16354093A Expired - Fee Related JP3349198B2 (ja) | 1993-07-01 | 1993-07-01 | バイポ−ラトランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3349198B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6218954B1 (en) | 1997-06-10 | 2001-04-17 | Honda Giken Kogyo Kabushiki Kaisha | Communication control device |
KR100495284B1 (ko) * | 1995-11-20 | 2005-09-30 | 인피니온 테크놀로지스 아게 | 반도체장치의제조방법 |
KR100520169B1 (ko) * | 1999-04-21 | 2005-10-10 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
JP2009071181A (ja) * | 2007-09-14 | 2009-04-02 | Nec Electronics Corp | 半導体装置の製造方法 |
-
1993
- 1993-07-01 JP JP16354093A patent/JP3349198B2/ja not_active Expired - Fee Related
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KR100520169B1 (ko) * | 1999-04-21 | 2005-10-10 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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