JPS5965306A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
- Publication number
- JPS5965306A JPS5965306A JP57174496A JP17449682A JPS5965306A JP S5965306 A JPS5965306 A JP S5965306A JP 57174496 A JP57174496 A JP 57174496A JP 17449682 A JP17449682 A JP 17449682A JP S5965306 A JPS5965306 A JP S5965306A
- Authority
- JP
- Japan
- Prior art keywords
- slave
- cpu
- control
- output
- input
- Prior art date
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- Granted
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0421—Multiprocessor system
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Control Or Security For Electrophotography (AREA)
- Multi Processors (AREA)
- Control By Computers (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、中央演算処理装置（以下ＣＰＵと称する〕を
用いたシーケンス制御装置に関する。
用いたシーケンス制御装置に関する。
従来、マイクロプロセンサにより複写機等の７−ケンス
制御を実行する際、主なるマスＪ ＣＰＵにより入出力
制御あるいはフラグ等の制御情報の管理を行っていた。
制御を実行する際、主なるマスＪ ＣＰＵにより入出力
制御あるいはフラグ等の制御情報の管理を行っていた。
そのため、出力状態あるいはフラグ等を一定時間オンさ
せるためには、マスタＣＰＵにおいてタイマを設足し、
一定時間後にオフとしていた。しかしながら、マスタＣ
ＰＵで入出力あるいはフラグ等の実行をしていたため、
出力ボートあるいはフラグ類等にＫけるタイマを設定す
る場合、マスクＣＰＵにより時間をカウントしなければ
ならなかった。そのため、マスタＣＰＵの負担が多く、
プログラムも複雑となる欠点があった。
せるためには、マスタＣＰＵにおいてタイマを設足し、
一定時間後にオフとしていた。しかしながら、マスタＣ
ＰＵで入出力あるいはフラグ等の実行をしていたため、
出力ボートあるいはフラグ類等にＫけるタイマを設定す
る場合、マスクＣＰＵにより時間をカウントしなければ
ならなかった。そのため、マスタＣＰＵの負担が多く、
プログラムも複雑となる欠点があった。
本発明の目的は、上述した欠点に鑑み、プログラムの簡
単なシーケンス制御装ｍＶ提供することにある。
単なシーケンス制御装ｍＶ提供することにある。
本発明では、主なる制御機能を有するマスタＣＰＵどス
レーブＣＰＵと、スレーブＣＰＵのランダムアクセスメ
モリ（ＲＡＭと称する）に入出力状態。
レーブＣＰＵと、スレーブＣＰＵのランダムアクセスメ
モリ（ＲＡＭと称する）に入出力状態。
フラグ状態等を記ｔｉ１する手段と、マスタＣＰＵから
のタイマセント命令を受けてスレーブＣＰＵが前記記憶
状態な指足時間保ったあと変更する手段とを有し、マス
クＣＰＵがタイマの時刻情報ｔカウントする不便さを除
去すると共に、出力ボート状態およびフラグ類のタイマ
をマスタＣＰＵが区別なく設定できるようにした。
のタイマセント命令を受けてスレーブＣＰＵが前記記憶
状態な指足時間保ったあと変更する手段とを有し、マス
クＣＰＵがタイマの時刻情報ｔカウントする不便さを除
去すると共に、出力ボート状態およびフラグ類のタイマ
をマスタＣＰＵが区別なく設定できるようにした。
このようにした本発明装置によれば、■１０ボ−トある
いはンフトフラグ等のタイマ管理をスレー −ｆ ＣＰ
Ｕ ｃ： 独立に実行させることにより、マスタＣＰＵ
！；ｆ タイマセントのみで、非同期にスレーブＣＰ
Ｕ カタイマの時刻情報をカウントすることができ、マ
スタＣＰＵの負担が少なくなり、能率も向上する。
いはンフトフラグ等のタイマ管理をスレー −ｆ ＣＰ
Ｕ ｃ： 独立に実行させることにより、マスタＣＰＵ
！；ｆ タイマセントのみで、非同期にスレーブＣＰ
Ｕ カタイマの時刻情報をカウントすることができ、マ
スタＣＰＵの負担が少なくなり、能率も向上する。
以下、図面に基づいて本発明の詳細な説明する。
第１図に不発明を実現するためのプロセンサ構成な示す
。ここで、マスクＣＰＵ ／／は、例えばインテル社１
にＯに５、スレーブＣＰＵ＃、２２およびｎは同じくイ
ンテル社ｌｆ７弘／ｐよるＣＰＵである。これらのＣＰ
Ｕは、インテル社シングルボードコンピュータＳＢＣＳ
６９を使っている。本発明の実施例でｉゴ、これらのコ
ンピュータを、例えば複写機の制置用として使ってｊ６
す、第１スレーブｃｐｔｒ ２／は操作部の入出力を制
御し、第２スレーブＣＰＵ ２２は原稿読取り用のリー
ダを制御し、第３スレーブＣＰＵ２ｊはプリンタの入出
力を制御する。両スレーブＣＰＵ ２ＪおよびＢには、
それぞれ、弘個のＩ１０エキスパンダ３１Ｓ−ｎおよび
４ｔ／〜１７が具わっている。
。ここで、マスクＣＰＵ ／／は、例えばインテル社１
にＯに５、スレーブＣＰＵ＃、２２およびｎは同じくイ
ンテル社ｌｆ７弘／ｐよるＣＰＵである。これらのＣＰ
Ｕは、インテル社シングルボードコンピュータＳＢＣＳ
６９を使っている。本発明の実施例でｉゴ、これらのコ
ンピュータを、例えば複写機の制置用として使ってｊ６
す、第１スレーブｃｐｔｒ ２／は操作部の入出力を制
御し、第２スレーブＣＰＵ ２２は原稿読取り用のリー
ダを制御し、第３スレーブＣＰＵ２ｊはプリンタの入出
力を制御する。両スレーブＣＰＵ ２ＪおよびＢには、
それぞれ、弘個のＩ１０エキスパンダ３１Ｓ−ｎおよび
４ｔ／〜１７が具わっている。
マスクＣＰＵ１ｌは、複数のシーケンス制御タスク群と
これらタスクを管理するリアルタイムモニタ機能を有す
る。マスタＣＰＵ ／／とスレーブＣＰＵ２／、２２お
よびＢのそれぞれとのＩ１０プロトコルは、各スレーブ
ＣＰＵ内にあるデータバスパン７７ ＬＤＢＢ、）な油
じて行プ。割込みは、マスタＣＰＵ ／ノの・ル５ＴＺ
５に７０グラムインターバルタイマｔ＋ｔｊｓ３−ｓ）
ｓｉからのＡｍ、クロンク割込信号ｊ３を供給するＣと
によって行う。この割込みは、第３図で後述する実行制
御マクロの６ＷＡＩＴが発せられたときにカウントする
割込みである。プログラマブルインターラストコントロ
ーラＣＩｒ２ｊ９Ａノロ／ヲ介シて、スレーブＣＰＵ
２／からの割込信号６３およびドラムクロンクパルス割
込信号６ｊヲマスタｃＰＵｌｌに供給する。スレーブＣ
ＰＵ 、！／からの割込信号６３は、操作部（キーボー
ド） ７１からデータ転送の要求があったとぎに発止す
る。ドラムクロンクパルス割込侶号６ｓは％１リンタの
感光ドラム（図示せず〕の回転角に依存するクロンク割
込信号であり、後に述べる第３図のｅＪｗＡＩＴのマク
ロ命令か発せられたとぎにカウントする１ｊ込みである
。
これらタスクを管理するリアルタイムモニタ機能を有す
る。マスタＣＰＵ ／／とスレーブＣＰＵ２／、２２お
よびＢのそれぞれとのＩ１０プロトコルは、各スレーブ
ＣＰＵ内にあるデータバスパン７７ ＬＤＢＢ、）な油
じて行プ。割込みは、マスタＣＰＵ ／ノの・ル５ＴＺ
５に７０グラムインターバルタイマｔ＋ｔｊｓ３−ｓ）
ｓｉからのＡｍ、クロンク割込信号ｊ３を供給するＣと
によって行う。この割込みは、第３図で後述する実行制
御マクロの６ＷＡＩＴが発せられたときにカウントする
割込みである。プログラマブルインターラストコントロ
ーラＣＩｒ２ｊ９Ａノロ／ヲ介シて、スレーブＣＰＵ
２／からの割込信号６３およびドラムクロンクパルス割
込信号６ｊヲマスタｃＰＵｌｌに供給する。スレーブＣ
ＰＵ 、！／からの割込信号６３は、操作部（キーボー
ド） ７１からデータ転送の要求があったとぎに発止す
る。ドラムクロンクパルス割込侶号６ｓは％１リンタの
感光ドラム（図示せず〕の回転角に依存するクロンク割
込信号であり、後に述べる第３図のｅＪｗＡＩＴのマク
ロ命令か発せられたとぎにカウントする１ｊ込みである
。
そｎにより、シーケンス制御のタイミングな決足する。
！た、両スレーブＣＰＵ ２２ Ｎよびｎにもインター
バルタイマ５１からのｘｍ＝クロンク割込信号５３を供
ｉ＠する。これは、第５図の入出力制御マクロ＠ ＴＳ
ＥＴが発せら牡たとぎ、両スレーグＣＰＵ２Ｊおよびｎ
でカウントする割込みである。
バルタイマ５１からのｘｍ＝クロンク割込信号５３を供
ｉ＠する。これは、第５図の入出力制御マクロ＠ ＴＳ
ＥＴが発せら牡たとぎ、両スレーグＣＰＵ２Ｊおよびｎ
でカウントする割込みである。
以上の１０センサ構成により、ネジ−ケンス制御装置を
構成し、その機能には大別して、リアルタイム平行処理
と人出力制御機能とがある。以後単に、モニタと呼ぶこ
とＰこする。以下に、本モニタのＰＡ能について説明す
る。
構成し、その機能には大別して、リアルタイム平行処理
と人出力制御機能とがある。以後単に、モニタと呼ぶこ
とＰこする。以下に、本モニタのＰＡ能について説明す
る。
本モニタは、リアルタイム平行処理機能によって、権々
のアプリケーションについ亨必要な処理プログラムをタ
スク単位で設ｉｔコーディングが可能である。本モニタ
におけるタスク走行レベルの多重度はコで１割込レベル
およびプログラムレベル（Ｐレベルノが対応する。タス
クには、実行。
のアプリケーションについ亨必要な処理プログラムをタ
スク単位で設ｉｔコーディングが可能である。本モニタ
におけるタスク走行レベルの多重度はコで１割込レベル
およびプログラムレベル（Ｐレベルノが対応する。タス
クには、実行。
停、止および待機の３つの状態があり％電源投入時には
丁べて停止状態にある。タスクの実行はＥＮＴＲマクロ
によりなされ、実行中ＷＡＩＴマクロにて、事象の完了
待ちの状態となりつる。また、実際にはタスクは割込み
によっても実行を待機させられるが、いずれの場会でも
要因の解除によって自動的に再ｂｄされる。Ｐレベルタ
スク内では、前述のリアルタイム並行処理は可能であり
％１つのタスりが停止あるいは待機となったときのみ、
モニタのラウントロピンスキャニングＣｌｌｌｌｌｉ番
にタスク要求があるか否かを入力ポート、メモリフジグ
でチェ７クすることフによって、次の要求タスクが順次
起動さｎ実行状態となる。
丁べて停止状態にある。タスクの実行はＥＮＴＲマクロ
によりなされ、実行中ＷＡＩＴマクロにて、事象の完了
待ちの状態となりつる。また、実際にはタスクは割込み
によっても実行を待機させられるが、いずれの場会でも
要因の解除によって自動的に再ｂｄされる。Ｐレベルタ
スク内では、前述のリアルタイム並行処理は可能であり
％１つのタスりが停止あるいは待機となったときのみ、
モニタのラウントロピンスキャニングＣｌｌｌｌｌｉ番
にタスク要求があるか否かを入力ポート、メモリフジグ
でチェ７クすることフによって、次の要求タスクが順次
起動さｎ実行状態となる。
第２図にタスクの状態遷移を示す。ここで、実線は各タ
スクが実行制御マクロＬ ＥＮＴル、 Ｓ’Ｉ’ＯＦ
。
スクが実行制御マクロＬ ＥＮＴル、 Ｓ’Ｉ’ＯＦ
。
ＷＡＩＴ、 ＩｔＶＡＩＴ、 ＥＳＣＩ） ）を発
したときの状態造移を示し、点線にモニタが自動的に行
う状態遷移を示す。停止状態にあるタスクが他のタスク
からＥＮＴＩＬ （エンター）されると実行可能状態と
なる。
したときの状態造移を示し、点線にモニタが自動的に行
う状態遷移を示す。停止状態にあるタスクが他のタスク
からＥＮＴＩＬ （エンター）されると実行可能状態と
なる。
実行中のタスクが５ＴＯＰマクロな発すると停止状態と
なり、ＷＡＩＴあるいはＩＷＡＩＴマクロを発すると待
機状態％ＢＳＣＰ 、（エスケープ）マクロな発すると
実行ムＪ能状態となる。待機中のタスクがタイムアンプ
となると、モニタが自動的に実行ｉ５Ｊ能状態にする。
なり、ＷＡＩＴあるいはＩＷＡＩＴマクロを発すると待
機状態％ＢＳＣＰ 、（エスケープ）マクロな発すると
実行ムＪ能状態となる。待機中のタスクがタイムアンプ
となると、モニタが自動的に実行ｉ５Ｊ能状態にする。
また、実行可能状態のタスクは、モニタの自動的なラウ
ントロピンスキャニングにより実行中となる。
ントロピンスキャニングにより実行中となる。
第３図に実行制御マクロのフォーマントと機能を示す。
各マクロが各タスクから発せられると、リスタート命令
（Ｒ８’ｌ’ ）よりモニタに制御が移り、モニタが各
マクロを判〜「シ、機能に示さ才した内容馨実行する。
（Ｒ８’ｌ’ ）よりモニタに制御が移り、モニタが各
マクロを判〜「シ、機能に示さ才した内容馨実行する。
＠ ＷＡＩＴは−ボ時間毎のタイマ割込みによりカウン
トし、＠ＩＷＡＩＴは外部より一定間隔の割込（不実施
例では、複写機のドラムの回転に比例したパルス〕によ
り、ｉニタがカウントする。
トし、＠ＩＷＡＩＴは外部より一定間隔の割込（不実施
例では、複写機のドラムの回転に比例したパルス〕によ
り、ｉニタがカウントする。
入出力制ａ様龍は、入力ボート、出力ボートおよびノッ
トフラグの各ポイントを、ソフトおよびハードの両凹に
わたって、共通に認識するための品別番号（オーディナ
ル）を付け、こｎらをオフ１、ＯＮ）、オフＬ ＯＦＦ
）およびチェック（ＣＨＥＣＫ）する人出力ｉｉｉ’
Ｊ ｆＩ！１１マタロにより、アプリケーション１０グ
ラムによる入出力命令あるいはフラグ管理が極めて′８
易なものとしている。丁なわち、アプリケーノヨンプロ
グラムによる入出力制御マクロ命令をモニタが受け、そ
の処理１′ａ報ＬＯＮ、ＯＦＦ。
トフラグの各ポイントを、ソフトおよびハードの両凹に
わたって、共通に認識するための品別番号（オーディナ
ル）を付け、こｎらをオフ１、ＯＮ）、オフＬ ＯＦＦ
）およびチェック（ＣＨＥＣＫ）する人出力ｉｉｉ’
Ｊ ｆＩ！１１マタロにより、アプリケーション１０グ
ラムによる入出力命令あるいはフラグ管理が極めて′８
易なものとしている。丁なわち、アプリケーノヨンプロ
グラムによる入出力制御マクロ命令をモニタが受け、そ
の処理１′ａ報ＬＯＮ、ＯＦＦ。
（ＪＩＥＣＫ等〕と識別蒼号馨スレーブＣＰＵガ、〃、
Ｂに転送する。こ７’ＬらのスレーブＣＰＵは、各スレ
ーブＣＰＵ内にある■ＬＡＭ領域に識別番号に対応する
処理情報を。己１．Ｊシ、こ２′Ｌをｊ１？にリフンン
シュすることによって入出力ｉ！、ｌＪ衛１７実行する
。
Ｂに転送する。こ７’ＬらのスレーブＣＰＵは、各スレ
ーブＣＰＵ内にある■ＬＡＭ領域に識別番号に対応する
処理情報を。己１．Ｊシ、こ２′Ｌをｊ１？にリフンン
シュすることによって入出力ｉ！、ｌＪ衛１７実行する
。
第１Ｉ図にＡｉｊ４別番号（以後オーディナルと呼ふ〕
の概念図を示す。オーディナルとは、ノ１−ドウエア側
で紹心する端子番号、センサ、アクチュエータ等の１１
号と、ソフトウェア上で認識するボートＳＶ ｇ 、
Ｉ ／ ０７ドレス、ピント番号とを対応付けて共通
の６３識χ可能にする番号である。さらに、Ｉ１０ボー
ト以外のソフトウェア上のみに形成さ才りるフラグ）貝
も刀Ｕえ、プロセッサの制Ｂｌｌポイント全般に拡張し
た考え方である。第ダ図で示すように、オーディナルを
スレーブＣＰＵ２／、 ２．２．２ｊのメモＩＪ Ｉｔ
に１（上に割り当てている。丁なわち、ＲＡＭ上（１）
ハイド４’ｉ ｉｊ Ｌ ＢＹ１？Ｅ Ｎｏ ）とピ
ント番号（［３ＩＴ Ｎｏ）とを第弘図のように決める
。本実施例では、入力ポート（Ｄｉ）、 出力ボート（
Ｄｏ ） １６よび７ラグにそ７’Ｌぞ３＋バー（ト（
３２ポイント）を割り当てている。
の概念図を示す。オーディナルとは、ノ１−ドウエア側
で紹心する端子番号、センサ、アクチュエータ等の１１
号と、ソフトウェア上で認識するボートＳＶ ｇ 、
Ｉ ／ ０７ドレス、ピント番号とを対応付けて共通
の６３識χ可能にする番号である。さらに、Ｉ１０ボー
ト以外のソフトウェア上のみに形成さ才りるフラグ）貝
も刀Ｕえ、プロセッサの制Ｂｌｌポイント全般に拡張し
た考え方である。第ダ図で示すように、オーディナルを
スレーブＣＰＵ２／、 ２．２．２ｊのメモＩＪ Ｉｔ
に１（上に割り当てている。丁なわち、ＲＡＭ上（１）
ハイド４’ｉ ｉｊ Ｌ ＢＹ１？Ｅ Ｎｏ ）とピ
ント番号（［３ＩＴ Ｎｏ）とを第弘図のように決める
。本実施例では、入力ポート（Ｄｉ）、 出力ボート（
Ｄｏ ） １６よび７ラグにそ７’Ｌぞ３＋バー（ト（
３２ポイント）を割り当てている。
第Ｓ図にこオｔらのオーディナルン制御する入出力１回
御マクロ命冷を示す。スＶ−プＣＰＵ ２／〜２？Ｇゴ
第ｊ図のマクロパラメータで第１．第２．・・・・・・
とじて詔臓すれる。各タスクがこれらの入出力制御マク
ロな発すると、モニタがそのマクロ命令を解読して（表
能で＞Ｊ＜された内′４を実行する。丁なわち、モニタ
からスレーブＣＰＵ ２／〜ｎにこｎらの情報なり１渡
し、スレーブＣＰＵ ２／〜ｎが１ｔＡＭ上のオーディ
ナルを制御する。情報の引渡しは、マスタＣＰＵ ／／
からスレーブＣＰＵ ２／〜刀への割込みにより行われ
るが、スレーブＣＰＵ ２／〜ｎでは？Ｊ１」込みレベ
ル以外の１０グラムレベルでＲＡＭ上の情報をＷｒに工
１０ボートにり７ンンクユすることにより（Ｄｉ、Ｄ。
御マクロ命冷を示す。スＶ−プＣＰＵ ２／〜２？Ｇゴ
第ｊ図のマクロパラメータで第１．第２．・・・・・・
とじて詔臓すれる。各タスクがこれらの入出力制御マク
ロな発すると、モニタがそのマクロ命令を解読して（表
能で＞Ｊ＜された内′４を実行する。丁なわち、モニタ
からスレーブＣＰＵ ２／〜ｎにこｎらの情報なり１渡
し、スレーブＣＰＵ ２／〜ｎが１ｔＡＭ上のオーディ
ナルを制御する。情報の引渡しは、マスタＣＰＵ ／／
からスレーブＣＰＵ ２／〜刀への割込みにより行われ
るが、スレーブＣＰＵ ２／〜ｎでは？Ｊ１」込みレベ
ル以外の１０グラムレベルでＲＡＭ上の情報をＷｒに工
１０ボートにり７ンンクユすることにより（Ｄｉ、Ｄ。
のみ）入出力制側１を行っている。第５図で、＠ＴｓＥ
Ｔはオーディナルを指定された時間だけオンするマクロ
命令であり、各タスクはこσツマクロ命令を発したのち
オーディナルのオフまで待つ必要はない。＠ ＴＨＥ□
Ｐの命令を受けたスレーブＣＰＵ ＆１指冗のオーディ
ナルをオンし、Ｔｌ娼子（第１図）のタイマ割込みによ
り時間ンカウントし、指定時間後オーディナルをオフす
る。Ｌ ｔ−ｈ’ ′）で、各りスフはマスタＣＰＵ
／／で実行されるので時間をカウントする必ｌ７ｉｌｆ
はなく、複数のタイマの設定が可能である。以上の入出
カマクロ命令により、各タスクはＩ１０ボート、ン７ト
フラグにかかわらず、統一的な入出力制御を実現するも
のである。
Ｔはオーディナルを指定された時間だけオンするマクロ
命令であり、各タスクはこσツマクロ命令を発したのち
オーディナルのオフまで待つ必要はない。＠ ＴＨＥ□
Ｐの命令を受けたスレーブＣＰＵ ＆１指冗のオーディ
ナルをオンし、Ｔｌ娼子（第１図）のタイマ割込みによ
り時間ンカウントし、指定時間後オーディナルをオフす
る。Ｌ ｔ−ｈ’ ′）で、各りスフはマスタＣＰＵ
／／で実行されるので時間をカウントする必ｌ７ｉｌｆ
はなく、複数のタイマの設定が可能である。以上の入出
カマクロ命令により、各タスクはＩ１０ボート、ン７ト
フラグにかかわらず、統一的な入出力制御を実現するも
のである。
第１図は本発明によるシーケンス制御装置を実現するた
めの１０センサ構成を示すプロンク図、第２図（Ｊタス
クの状態遷移図、第３図は実行制御マクロのフォーマン
トＨよび機能を説明するための線図、第≠図（・ゴ識別
番号（オーデイナルフの概念図、第５図１は入出力制御
マクロ命令な説明するための線図である。 ／ｌ・−・マスタＣＰＵ 。 〃〜Ｂ・・・スンーブＣＰＵ 。 Ｓｔ・・・インターバルタイマ。 ｆ３・・・クロンク割込信号へ ６１・・・プログラマブルインターラプトコントローラ
、 ６３ ・・・ 割込イどづ琶ン 、 ６Ｓ・・・ドラムクロンクパルス割込信号。 特許出願人 キャノン株式会社
めの１０センサ構成を示すプロンク図、第２図（Ｊタス
クの状態遷移図、第３図は実行制御マクロのフォーマン
トＨよび機能を説明するための線図、第≠図（・ゴ識別
番号（オーデイナルフの概念図、第５図１は入出力制御
マクロ命令な説明するための線図である。 ／ｌ・−・マスタＣＰＵ 。 〃〜Ｂ・・・スンーブＣＰＵ 。 Ｓｔ・・・インターバルタイマ。 ｆ３・・・クロンク割込信号へ ６１・・・プログラマブルインターラプトコントローラ
、 ６３ ・・・ 割込イどづ琶ン 、 ６Ｓ・・・ドラムクロンクパルス割込信号。 特許出願人 キャノン株式会社
Claims (1)
- マスタＣＰＵと、書込み可能な記憶部を有するスレーブ
ＣＰＵと、制御情報を前記スレーブＣＰＵの記憶部に記
憶する手段と、前記マスタＣＰＵの命令によって、前す
己スレーブＣＰＵが前記記憶された制御情報を一冗時間
保持した後に変更可能とする手段とを含むように構成し
たことを特徴とするシーケンス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174496A JPH0666062B2 (ja) | 1982-10-06 | 1982-10-06 | シーケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174496A JPH0666062B2 (ja) | 1982-10-06 | 1982-10-06 | シーケンス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965306A true JPS5965306A (ja) | 1984-04-13 |
| JPH0666062B2 JPH0666062B2 (ja) | 1994-08-24 |
Family
ID=15979501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57174496A Expired - Lifetime JPH0666062B2 (ja) | 1982-10-06 | 1982-10-06 | シーケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666062B2 (ja) |
Cited By (4)
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|---|---|---|---|---|
| EP0180988A2 (en) * | 1984-11-08 | 1986-05-14 | Canon Kabushiki Kaisha | System for controlling image formation |
| JPS6237318U (ja) * | 1985-08-19 | 1987-03-05 | ||
| JPS63298505A (ja) * | 1987-05-29 | 1988-12-06 | Fanuc Ltd | シ−ケンス制御方式 |
| EP0497559A2 (en) * | 1991-01-30 | 1992-08-05 | Sony Corporation | Servo control devices for video apparatus |
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| JPS5559579A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Sequence controller |
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| JPS5636702A (en) * | 1979-08-31 | 1981-04-10 | Omron Tateisi Electronics Co | Terminal control system of sequence controller |
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1982
- 1982-10-06 JP JP57174496A patent/JPH0666062B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666062B2 (ja) | 1994-08-24 |
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