JPS5965308A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
- Publication number
- JPS5965308A JPS5965308A JP17449882A JP17449882A JPS5965308A JP S5965308 A JPS5965308 A JP S5965308A JP 17449882 A JP17449882 A JP 17449882A JP 17449882 A JP17449882 A JP 17449882A JP S5965308 A JPS5965308 A JP S5965308A
- Authority
- JP
- Japan
- Prior art keywords
- input
- cpu
- output
- control
- slave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、中央演算処理装!(以下CPUと称する)を
用いた7−ケンス制御装置に関するものである。
用いた7−ケンス制御装置に関するものである。
従来、マイクロプロセントサによりシーケンス制御を実
行する除、王なるマスタCPUにより入出力制御を実行
していた。また、一般に入出力命令は数ピント単位でマ
スタCPUによって実行していた。
行する除、王なるマスタCPUにより入出力制御を実行
していた。また、一般に入出力命令は数ピント単位でマ
スタCPUによって実行していた。
出力の場合、出力状態数ピントと所望の出力との論理和
ケとってから出力命令を実行していた。入力の場合は、
入力命令により入力状態数ピントを得て、所望の入力以
外をマスクする等の処理を行って入力状態を判断してい
た。また、フラグ制御にKいても、入出力制御とは別に
、マスタCPUで論理和あるいは論理債等の操作を行っ
ていた。
ケとってから出力命令を実行していた。入力の場合は、
入力命令により入力状態数ピントを得て、所望の入力以
外をマスクする等の処理を行って入力状態を判断してい
た。また、フラグ制御にKいても、入出力制御とは別に
、マスタCPUで論理和あるいは論理債等の操作を行っ
ていた。
しかしながら、マスタCPUで入出力制御をすべて実行
しているので、入出力命令毎に同様な命令をくり返丁必
要があった。そのため、マスクCPUの負担が大きく、
プログラムが複雑になり、プログラムミスの危険性が大
きいといった欠点があつた。また、フラグ管理1j6い
ても入出力制御と同様な処理を行わなければならないと
いった欠点があ つ ブこ。
しているので、入出力命令毎に同様な命令をくり返丁必
要があった。そのため、マスクCPUの負担が大きく、
プログラムが複雑になり、プログラムミスの危険性が大
きいといった欠点があつた。また、フラグ管理1j6い
ても入出力制御と同様な処理を行わなければならないと
いった欠点があ つ ブこ。
不発明の目的は、上述した点に鑑み、改良さ扛CPUと
、スレーブCPUのランダムアクセスメモリ(以下lt
AMと称する〕に入出力ボート状1.R+ 26よびマ
スタCPUで用いるフラグ状BY記憶する手段と、マス
タCPUによりiil記itAMに化1.dシた入出力
ボート状態Bよひ7ラグ状思馨制御夏更あるいは倹森す
る制御手段と、スレーブCPUが常時入出力状態をり7
レン/ユする手段とを持ち、スレーブCPUの)LAM
に配列した識別番号を、マスタCPUがスレーブCPU
に要求することにより、入力状部、出力状展、フラグ類
等の統一的な管理がFjJ能となり、マスクCPU側で
は所望のボートあるいはフラグのみを変更あるいは検介
1−ることかEJ能となり、かつ入力、出力、フラグの
区別なく同一マクロ命令により実行可能となり、入出力
制御が容易となる。
、スレーブCPUのランダムアクセスメモリ(以下lt
AMと称する〕に入出力ボート状1.R+ 26よびマ
スタCPUで用いるフラグ状BY記憶する手段と、マス
タCPUによりiil記itAMに化1.dシた入出力
ボート状態Bよひ7ラグ状思馨制御夏更あるいは倹森す
る制御手段と、スレーブCPUが常時入出力状態をり7
レン/ユする手段とを持ち、スレーブCPUの)LAM
に配列した識別番号を、マスタCPUがスレーブCPU
に要求することにより、入力状部、出力状展、フラグ類
等の統一的な管理がFjJ能となり、マスクCPU側で
は所望のボートあるいはフラグのみを変更あるいは検介
1−ることかEJ能となり、かつ入力、出力、フラグの
区別なく同一マクロ命令により実行可能となり、入出力
制御が容易となる。
以F、図面にハつぃて不発り」を詳δiilに説明する
。
。
uX i Lに1に不発明を実現するためのプロセンf
jXl況をボ丁。ここで、マスタCPU //は%例え
ばインテル社1701K、スl/−プCPU2/、 n
uよびnは回じくインテル社1r74!/←よるCPU
である。これらのCPUは、インテル社クングルボード
コンピュータSI’3C569を使っている。本発明の
実施例では、これらのコンピュータを、例えば俵写機の
装置用として使っており、第1スレーブCPU 、?/
は操作部の入出力を制御しb 81!−2スレーブCP
U #は原41、b読jIIり用のリーダをルリ御し、
第3スレーグCPUnはプリンタの入出力をN’lJ−
する。両スレーブCI’U 21およびnには、それぞ
れ、を個のI / Oエキスパンダ31〜j7Rよびグ
l〜〃が具わっている。
jXl況をボ丁。ここで、マスタCPU //は%例え
ばインテル社1701K、スl/−プCPU2/、 n
uよびnは回じくインテル社1r74!/←よるCPU
である。これらのCPUは、インテル社クングルボード
コンピュータSI’3C569を使っている。本発明の
実施例では、これらのコンピュータを、例えば俵写機の
装置用として使っており、第1スレーブCPU 、?/
は操作部の入出力を制御しb 81!−2スレーブCP
U #は原41、b読jIIり用のリーダをルリ御し、
第3スレーグCPUnはプリンタの入出力をN’lJ−
する。両スレーブCI’U 21およびnには、それぞ
れ、を個のI / Oエキスパンダ31〜j7Rよびグ
l〜〃が具わっている。
マスクCPU1/は、複数のクーケンス制御タスク群と
こnらタスクを1.?理するリアルタイムモニタ機能を
有する。マスタCPU //とスレーブCPU2/、、
2JRよび刀のそれぞれとのI10プロトコルは、各ス
V −フCPU 内CあルテータパスバンファLDBB
Jを1lifじて行う。初込みは、マスタcpu //
の1tsTZ5にプログラムインターバルタイマ(1に
23;3−5)Stからの2Jmaクロンク割込1a号
53を供給するごとによって行う。この割込みは、第3
図で後述する英行制御マタロの@WAi’l’が発せら
れたときにカウントする割込みである。プログラマブル
インターラプトコントローラ(lJ”2j9A) 6/
を介して、スレーブCPU 2/からり割込化+i63
およびドラムクロンクパルス割込信号6jをマスタCP
U //に供給する。スV−プCPU 2/からり割込
信号63は、操作部(キーボード) 7/からデータ転
送の要求があったとぎに発生する。ドラムクロンクパル
ス割込毎号6Sは、プリンタの感光ドラム(図示セず)
のLgI鴨角に依存するクロンク割込(g号であり、後
に述べる第3図のOIWAITのマクロ命令が発セらt
たとぎにカウントする′@)」込みである。
こnらタスクを1.?理するリアルタイムモニタ機能を
有する。マスタCPU //とスレーブCPU2/、、
2JRよび刀のそれぞれとのI10プロトコルは、各ス
V −フCPU 内CあルテータパスバンファLDBB
Jを1lifじて行う。初込みは、マスタcpu //
の1tsTZ5にプログラムインターバルタイマ(1に
23;3−5)Stからの2Jmaクロンク割込1a号
53を供給するごとによって行う。この割込みは、第3
図で後述する英行制御マタロの@WAi’l’が発せら
れたときにカウントする割込みである。プログラマブル
インターラプトコントローラ(lJ”2j9A) 6/
を介して、スレーブCPU 2/からり割込化+i63
およびドラムクロンクパルス割込信号6jをマスタCP
U //に供給する。スV−プCPU 2/からり割込
信号63は、操作部(キーボード) 7/からデータ転
送の要求があったとぎに発生する。ドラムクロンクパル
ス割込毎号6Sは、プリンタの感光ドラム(図示セず)
のLgI鴨角に依存するクロンク割込(g号であり、後
に述べる第3図のOIWAITのマクロ命令が発セらt
たとぎにカウントする′@)」込みである。
−tt’tにより、クーケンス制御のタイミングを決定
する。また、1iTjスレーブCPU 22:J6よび
3にもインターバルタイマ51からの1msクロンク割
込信号S3を供給する。これは、第S図の入出力制御マ
クロ@ TSETが発セらnたとき、両スレーブCPU
nおよびnでカウントする+=y+込みである。
する。また、1iTjスレーブCPU 22:J6よび
3にもインターバルタイマ51からの1msクロンク割
込信号S3を供給する。これは、第S図の入出力制御マ
クロ@ TSETが発セらnたとき、両スレーブCPU
nおよびnでカウントする+=y+込みである。
以上0) 7 o センサ(苛成により、ネジーケンス
制岬装鐘¥(、l、、:成し、その機tagには大>j
iJ して、リアルタイム平行処理と入出力制御機能と
がある。以後単に、モニタと呼ぶことにする。以下に1
本モニタの機1.αについて説明する。
制岬装鐘¥(、l、、:成し、その機tagには大>j
iJ して、リアルタイム平行処理と入出力制御機能と
がある。以後単に、モニタと呼ぶことにする。以下に1
本モニタの機1.αについて説明する。
不モニタは、リアルタイム平行処理機能によって、仙々
のアプリケーションについて必要な処理プログラムZタ
スク単位で設bFフーディングが可能である。不モニタ
にJ6けるタスク走行レベルの多51(Uは−で、4f
+lJ 込レベルおよびプログラムレベル(Pレベル)
が対応する。タスクには、実行。
のアプリケーションについて必要な処理プログラムZタ
スク単位で設bFフーディングが可能である。不モニタ
にJ6けるタスク走行レベルの多51(Uは−で、4f
+lJ 込レベルおよびプログラムレベル(Pレベル)
が対応する。タスクには、実行。
停止ゴdよひ待機の3つの状YL目があり、電源投入時
にG、を丁べ−C停止伏屋にある。タスクの実行はEN
TNフルロによりなさt1実行中WAITマクロニテ、
早足の完了待ちの状態となりつる。また、実際にはタス
クは割込みによっても実行を待機させられるが、いずれ
の場合でも要因の解しよによって目動的に得開きオ′し
る。Pレベルタスク内では、 r!i1述のリアルタイ
ム並行処理は可能であり、1つのクス夕が停止あるいは
待機となったとぎのみ、モニタのラワントロピンスキャ
ニング(順番にタスク要求があるか否かを入力ポート、
メモリフラグでチェックすること)によって、次の要求
タスクが順次起!Iのされ実行状態となる。
にG、を丁べ−C停止伏屋にある。タスクの実行はEN
TNフルロによりなさt1実行中WAITマクロニテ、
早足の完了待ちの状態となりつる。また、実際にはタス
クは割込みによっても実行を待機させられるが、いずれ
の場合でも要因の解しよによって目動的に得開きオ′し
る。Pレベルタスク内では、 r!i1述のリアルタイ
ム並行処理は可能であり、1つのクス夕が停止あるいは
待機となったとぎのみ、モニタのラワントロピンスキャ
ニング(順番にタスク要求があるか否かを入力ポート、
メモリフラグでチェックすること)によって、次の要求
タスクが順次起!Iのされ実行状態となる。
第2図にタスクの状TfA選移を示す。ここで、実線は
各タスクが実行制御マクロ(EN’l’ル、 5TO
P。
各タスクが実行制御マクロ(EN’l’ル、 5TO
P。
WAIT、 IWAIT、 1iiSCP ) ’
4発したときの状ra d &を示し、点線にモニタが
自動的に行う状態U移を示°r0停止状態にあるタスク
が他のタスクからENTlt (エンターノされると実
行可能状態となる。
4発したときの状ra d &を示し、点線にモニタが
自動的に行う状態U移を示°r0停止状態にあるタスク
が他のタスクからENTlt (エンターノされると実
行可能状態となる。
実行中のタスクが8’l’OI)マクロな発すると停止
状態となり%mx’rhるいはIWAI Tマクロを発
すると待機状y=4、ESCP Cエスケープツマクロ
な発すると実行μ■屈状態となる。待機中のタスクがタ
イムアンプとなると、モニタが自動的に実行可能状態に
する。また、実行可能状態のタスクは、モニタの自動「
I9なラウンドロビンス牛ヤニングにより実行中となる
。
状態となり%mx’rhるいはIWAI Tマクロを発
すると待機状y=4、ESCP Cエスケープツマクロ
な発すると実行μ■屈状態となる。待機中のタスクがタ
イムアンプとなると、モニタが自動的に実行可能状態に
する。また、実行可能状態のタスクは、モニタの自動「
I9なラウンドロビンス牛ヤニングにより実行中となる
。
第3図に実行制(財)マクロのフォーマントと機能な示
す。各マクロが各タスクから発せらオすると、リスター
ト命令(R8T)よりモニタに1lIIIIIi(Iが
移り、モニタが各マクロを!11pair t、h機I
Idに示’a J’した内容を実行する。@WAITは
一足I寺間毎のタイマ割込みによりカウントし、@工%
I/AITは外部より一定間鰯1の割込(本実施例では
、狽写機のドラムの回転に比例したパルスノにより、モ
ニタがカウントする。
す。各マクロが各タスクから発せらオすると、リスター
ト命令(R8T)よりモニタに1lIIIIIi(Iが
移り、モニタが各マクロを!11pair t、h機I
Idに示’a J’した内容を実行する。@WAITは
一足I寺間毎のタイマ割込みによりカウントし、@工%
I/AITは外部より一定間鰯1の割込(本実施例では
、狽写機のドラムの回転に比例したパルスノにより、モ
ニタがカウントする。
入出力制御機能(よ、入力ボート、出力ボートおよびン
フト7ラグの各ポイントを、ン7トおよびハードの両凹
にわたって、共通に認識するためのLii別・計号(オ
ーディナル〕を付け、己れらをオンC0N)、オフ(O
FF )およびチェック(CHECK)する人出力制御
1マクロにより、アプリケーション10グラムによる入
出力命令あるいはフラグ管理か極めて答JJIなものと
している。丁なわち、アプリケーション10グラムによ
る入出力fll!l l1141マクロ命令をモニタが
受け、その処理情報LON、OFF。
フト7ラグの各ポイントを、ン7トおよびハードの両凹
にわたって、共通に認識するためのLii別・計号(オ
ーディナル〕を付け、己れらをオンC0N)、オフ(O
FF )およびチェック(CHECK)する人出力制御
1マクロにより、アプリケーション10グラムによる入
出力命令あるいはフラグ管理か極めて答JJIなものと
している。丁なわち、アプリケーション10グラムによ
る入出力fll!l l1141マクロ命令をモニタが
受け、その処理情報LON、OFF。
C1]F、CK等ノド誠別留@ ’a’ スV−ブCP
U2/、 p、 2?に転送する。これらのスレーブ
C’PUは、各スレーグCI’U内にあるILAM M
域に訣別番号に対応する処理情報を記−し、こ7′Lを
°t1?にリフレッシュすることによって入出力制御y
a′実行する。
U2/、 p、 2?に転送する。これらのスレーブ
C’PUは、各スレーグCI’U内にあるILAM M
域に訣別番号に対応する処理情報を記−し、こ7′Lを
°t1?にリフレッシュすることによって入出力制御y
a′実行する。
第弘図に識別番号(以後オーディナルと呼ぶ)の概念図
を示す。オーディナルとは、ハードウェア側で認識する
端子番号、センナ、アクチュエータ等の番号と、ソフト
ウェア上で認識するボート管号、工10アドレス、ピン
ト番号とを対応付けて共通のgお誠を可能にする番号で
ある。さらに。
を示す。オーディナルとは、ハードウェア側で認識する
端子番号、センナ、アクチュエータ等の番号と、ソフト
ウェア上で認識するボート管号、工10アドレス、ピン
ト番号とを対応付けて共通のgお誠を可能にする番号で
ある。さらに。
I10ボート以外のソフトウェア上のみに形成されるフ
ック類も加え、10セツサの制御1ポイント全般に拡張
した考え方である。第φ図で示すように、オーディナル
をスレーブCPU2/、 a、 2?のメモ!J RA
M上に割り当てている。丁なわち、1LAbl上のバイ
ト番号(BYTE No)とピント番号(BIT No
)とを第11−のように決める。本実施例では、入力ポ
ート(L)i)、出力ボートL Do )およびフラグ
にそ才しそれ参バイト(32ポイントノを割り当ててい
る。
ック類も加え、10セツサの制御1ポイント全般に拡張
した考え方である。第φ図で示すように、オーディナル
をスレーブCPU2/、 a、 2?のメモ!J RA
M上に割り当てている。丁なわち、1LAbl上のバイ
ト番号(BYTE No)とピント番号(BIT No
)とを第11−のように決める。本実施例では、入力ポ
ート(L)i)、出力ボートL Do )およびフラグ
にそ才しそれ参バイト(32ポイントノを割り当ててい
る。
第S図にこれらのオーディナルを制御する入出力制御マ
クロ命令を示す。スレーブCPU 2/〜jJはね55
図のマクロパラメータで第1.第2.・・・・・・とじ
て認識される。各タスクがこれらの入出力制御マクロを
発てると、モニタがそのマクロ命令を解読して機能で示
された内容を実行する。fなわち・モニタからスレーブ
CPU 2/〜nにこれらの情報を引渡し、スレーブC
PU g〜nがILAM上のオーディナルン制御する。
クロ命令を示す。スレーブCPU 2/〜jJはね55
図のマクロパラメータで第1.第2.・・・・・・とじ
て認識される。各タスクがこれらの入出力制御マクロを
発てると、モニタがそのマクロ命令を解読して機能で示
された内容を実行する。fなわち・モニタからスレーブ
CPU 2/〜nにこれらの情報を引渡し、スレーブC
PU g〜nがILAM上のオーディナルン制御する。
情報の引渡しは、マスタCPU /1からスレーブCP
U 、?/〜nへの割込みにより行われるが、スV−ブ
CPU 2/〜nではν)1ノ込みレベル以外のプログ
ラムレベルでILAM上の情報を常に工10ボートにリ
フレッシュすることにより(Di、D。
U 、?/〜nへの割込みにより行われるが、スV−ブ
CPU 2/〜nではν)1ノ込みレベル以外のプログ
ラムレベルでILAM上の情報を常に工10ボートにリ
フレッシュすることにより(Di、D。
のみ)入出力制御を行っている。第f図で、@TSE’
l’にオーディナルを指定された時間だけオンするマク
ロ命令であり、各タスクはこのマクロ命令を発したのち
オーディナルのオフまで待つ必要G、tない。@T8釘
の命令を受けたスレーブCPUは指定のオーディナルを
オンし、T/端子(第1図)のタイマ割込みにより時間
ンカウントシ、指定時間俊才−ディナルをオフする。し
たがって、各りスフはマスタCPU l/ ”il’実
行されるので時間をカウントする必要はなく、複数のタ
イマのは足が可能である。以上の入出カマクロ命令によ
り、各タスクは工10ポート、ソフトフラグにかかわら
ず。
l’にオーディナルを指定された時間だけオンするマク
ロ命令であり、各タスクはこのマクロ命令を発したのち
オーディナルのオフまで待つ必要G、tない。@T8釘
の命令を受けたスレーブCPUは指定のオーディナルを
オンし、T/端子(第1図)のタイマ割込みにより時間
ンカウントシ、指定時間俊才−ディナルをオフする。し
たがって、各りスフはマスタCPU l/ ”il’実
行されるので時間をカウントする必要はなく、複数のタ
イマのは足が可能である。以上の入出カマクロ命令によ
り、各タスクは工10ポート、ソフトフラグにかかわら
ず。
統一的な入出力制御を実現するものである。
【図面の簡単な説明】
第1図は本発明によるクーケンス装置装置を実現−fる
ための10センサ@成ン示すプロンク図、第2図(Jタ
スクの状態遷移図、第3図は実行制御マクロのフォーマ
ントゴdよび機能を説明するための線図、ε+!、 l
I図は職別誉号(オーデイナルノの概念図、第S l’
g+は入出力制御マクロ命令ン説明するための線図であ
る。 /l・・・マスクCPσ、 l〜n・・・スレーブCPU 。 51・・・インターバルタイマ。 53・・・クロンク割込信号。 61・・・プログラマブルインターラットコントローラ
、 U・・・割込信号。 6S・・・ドラムクロンクパルス割込16号。 特許出願人 キャノン株式会社
ための10センサ@成ン示すプロンク図、第2図(Jタ
スクの状態遷移図、第3図は実行制御マクロのフォーマ
ントゴdよび機能を説明するための線図、ε+!、 l
I図は職別誉号(オーデイナルノの概念図、第S l’
g+は入出力制御マクロ命令ン説明するための線図であ
る。 /l・・・マスクCPσ、 l〜n・・・スレーブCPU 。 51・・・インターバルタイマ。 53・・・クロンク割込信号。 61・・・プログラマブルインターラットコントローラ
、 U・・・割込信号。 6S・・・ドラムクロンクパルス割込16号。 特許出願人 キャノン株式会社
Claims (1)
- 【特許請求の範囲】 1〕 マスタCPUと、書込み可能な記ti FAを有
するスレーブCPUと、niJ記記憶部に入出力ボート
状態を記憶する記憶手段と、該記憶した入出力ボート状
態をtMJ 記マスクCPHによりセンスまたは変更す
る制御手段と、前記スレーブCPUにより#J記大人出
力ボート状態り7レンシユする手段とを具えたことを1
゛ひ徴とするシーケンス制御装置。 2〕 マスタCPUと、書込み可能な記113都を有す
るスレーブCPUと、前記マスクCPUで用いるフラグ
の状態を前He記憶部に記憶する記憶手段と、該記憶し
たフラグ状態を前記マスタCPUによりセンスまたは変
更する制御手段とを具えたことを特徴とするシーケンス
制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17449882A JPS5965308A (ja) | 1982-10-06 | 1982-10-06 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17449882A JPS5965308A (ja) | 1982-10-06 | 1982-10-06 | シ−ケンス制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5965308A true JPS5965308A (ja) | 1984-04-13 |
Family
ID=15979538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17449882A Pending JPS5965308A (ja) | 1982-10-06 | 1982-10-06 | シ−ケンス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5965308A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01226068A (ja) * | 1988-03-07 | 1989-09-08 | Sharp Corp | マスタ・スレーブcpuシステム |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52115984A (en) * | 1976-03-25 | 1977-09-28 | Toyoda Mach Works Ltd | Sequence controller |
JPS5617401A (en) * | 1979-07-23 | 1981-02-19 | Omron Tateisi Electronics Co | Sequence controller |
JPS5642804A (en) * | 1979-09-17 | 1981-04-21 | Shinko Electric Co Ltd | Sequence controller |
JPS56153407A (en) * | 1980-04-30 | 1981-11-27 | Toshiba Corp | Sequential control device |
-
1982
- 1982-10-06 JP JP17449882A patent/JPS5965308A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52115984A (en) * | 1976-03-25 | 1977-09-28 | Toyoda Mach Works Ltd | Sequence controller |
JPS5617401A (en) * | 1979-07-23 | 1981-02-19 | Omron Tateisi Electronics Co | Sequence controller |
JPS5642804A (en) * | 1979-09-17 | 1981-04-21 | Shinko Electric Co Ltd | Sequence controller |
JPS56153407A (en) * | 1980-04-30 | 1981-11-27 | Toshiba Corp | Sequential control device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01226068A (ja) * | 1988-03-07 | 1989-09-08 | Sharp Corp | マスタ・スレーブcpuシステム |
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