JPS5965306A - Sequence controller - Google Patents

Abstract

PURPOSE:To reduce the load of a master CPU and to improve the efficiency of a sequence controller by providing a slave CPU containing a storage part as well as a master CPU to perform the timer control of an I/O port or a soft flag, etc. CONSTITUTION:For the control of a copying machine, the 1st slave CPU21, the 2nd slave CPU22 and the 3rd slave CPU23 control the input/output of an operation part, an original reader and the input/output of a printer respectively. The CPUs 22 and 23 have four I/O expanders 31-37 and 41-47 respectively. A master CPU11 contains plural sequence control task groups and a real time monitor function which controls said task groups. An interruption is carried out by supplying an interruption signal 53 to the CPU11 from a program interval timer 51. While the interruption signal sent from the CPU21 and a drum clock pulse interruption signal 65 are supplied via a programmable interruption controller 61.

Description

【発明の詳細な説明】 本発明は、中央演算処理装置（以下ＣＰＵと称する〕を
用いたシーケンス制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sequence control device using a central processing unit (hereinafter referred to as CPU).

従来、マイクロプロセンサにより複写機等の７−ケンス
制御を実行する際、主なるマスＪ　ＣＰＵにより入出力
制御あるいはフラグ等の制御情報の管理を行っていた。Conventionally, when performing 7-can control of a copying machine or the like using a microprocessor sensor, input/output control or management of control information such as flags has been performed using the main mass CPU.

そのため、出力状態あるいはフラグ等を一定時間オンさ
せるためには、マスタＣＰＵにおいてタイマを設足し、
一定時間後にオフとしていた。しかしながら、マスタＣ
ＰＵで入出力あるいはフラグ等の実行をしていたため、
出力ボートあるいはフラグ類等にＫけるタイマを設定す
る場合、マスクＣＰＵにより時間をカウントしなければ
ならなかった。そのため、マスタＣＰＵの負担が多く、
プログラムも複雑となる欠点があった。Therefore, in order to keep the output status or flag on for a certain period of time, a timer must be installed in the master CPU.
It was turned off after a certain period of time. However, master C
Because the PU was executing input/output or flags, etc.
When setting a timer for output ports or flags, etc., the time had to be counted by a mask CPU. Therefore, the burden on the master CPU is high,
The problem was that the program was also complicated.

本発明の目的は、上述した欠点に鑑み、プログラムの簡
単なシーケンス制御装ｍＶ提供することにある。SUMMARY OF THE INVENTION In view of the above-mentioned drawbacks, it is an object of the present invention to provide a sequence control device mV that is easy to program.

本発明では、主なる制御機能を有するマスタＣＰＵどス
レーブＣＰＵと、スレーブＣＰＵのランダムアクセスメ
モリ（ＲＡＭと称する）に入出力状態。In the present invention, the input/output state of a master CPU having a main control function, a slave CPU, and a random access memory (referred to as RAM) of the slave CPU.

フラグ状態等を記ｔｉ１する手段と、マスタＣＰＵから
のタイマセント命令を受けてスレーブＣＰＵが前記記憶
状態な指足時間保ったあと変更する手段とを有し、マス
クＣＰＵがタイマの時刻情報ｔカウントする不便さを除
去すると共に、出力ボート状態およびフラグ類のタイマ
をマスタＣＰＵが区別なく設定できるようにした。It has means for recording the flag state, etc., and means for changing it after the slave CPU receives a timer point command from the master CPU and maintains the finger/foot time in the memorized state, and the mask CPU records the time information t count of the timer. The present invention eliminates the inconvenience of configuring the output boat status and timers for flags and allows the master CPU to set the output boat status and flag type timers without distinction.

このようにした本発明装置によれば、■１０ボ−トある
いはンフトフラグ等のタイマ管理をスレー　−ｆ　ＣＰ
Ｕ　ｃ：　独立に実行させることにより、マスタＣＰＵ
　！；ｆ　タイマセントのみで、非同期にスレーブＣＰ
Ｕ　カタイマの時刻情報をカウントすることができ、マ
スタＣＰＵの負担が少なくなり、能率も向上する。According to the device of the present invention configured as described above, timer management such as 10 boats or nft flags can be performed by slay-f CP.
Uc: Master CPU by running independently
! ;f Slave CP asynchronously with timer cent only
The time information of the timer can be counted, reducing the burden on the master CPU and improving efficiency.

以下、図面に基づいて本発明の詳細な説明する。Hereinafter, the present invention will be explained in detail based on the drawings.

第１図に不発明を実現するためのプロセンサ構成な示す
。ここで、マスクＣＰＵ　／／は、例えばインテル社１
にＯに５、スレーブＣＰＵ＃、２２およびｎは同じくイ
ンテル社ｌｆ７弘／ｐよるＣＰＵである。これらのＣＰ
Ｕは、インテル社シングルボードコンピュータＳＢＣＳ
６９を使っている。本発明の実施例でｉゴ、これらのコ
ンピュータを、例えば複写機の制置用として使ってｊ６
す、第１スレーブｃｐｔｒ　２／は操作部の入出力を制
御し、第２スレーブＣＰＵ　２２は原稿読取り用のリー
ダを制御し、第３スレーブＣＰＵ２ｊはプリンタの入出
力を制御する。両スレーブＣＰＵ　２ＪおよびＢには、
それぞれ、弘個のＩ１０エキスパンダ３１Ｓ−ｎおよび
４ｔ／〜１７が具わっている。FIG. 1 shows the configuration of a prosensor for realizing the invention. Here, the mask CPU // is, for example, Intel Corporation 1
5, slave CPUs #, 22, and n are CPUs also made by Intel Corporation lf7 Hiro/p. These CPs
U stands for Intel Single Board Computer SBCS
I am using 69. In the embodiment of the present invention, these computers can be used to install, for example, a copying machine.
The first slave cptr 2/ controls the input/output of the operating section, the second slave CPU 22 controls the reader for reading the document, and the third slave CPU 2j controls the input/output of the printer. Both slave CPUs 2J and B have
Each is equipped with a large number of I10 expanders 31S-n and 4t/~17.

マスクＣＰＵ１ｌは、複数のシーケンス制御タスク群と
これらタスクを管理するリアルタイムモニタ機能を有す
る。マスタＣＰＵ　／／とスレーブＣＰＵ２／、２２お
よびＢのそれぞれとのＩ１０プロトコルは、各スレーブ
ＣＰＵ内にあるデータバスパン７７　ＬＤＢＢ、）な油
じて行プ。割込みは、マスタＣＰＵ　／ノの・ル５ＴＺ
５に７０グラムインターバルタイマｔ＋ｔｊｓ３−ｓ）
ｓｉからのＡｍ、クロンク割込信号ｊ３を供給するＣと
によって行う。この割込みは、第３図で後述する実行制
御マクロの６ＷＡＩＴが発せられたときにカウントする
割込みである。プログラマブルインターラストコントロ
ーラＣＩｒ２ｊ９Ａノロ／ヲ介シて、スレーブＣＰＵ　
２／からの割込信号６３およびドラムクロンクパルス割
込信号６ｊヲマスタｃＰＵｌｌに供給する。スレーブＣ
ＰＵ　、！／からの割込信号６３は、操作部（キーボー
ド）　７１からデータ転送の要求があったとぎに発止す
る。ドラムクロンクパルス割込侶号６ｓは％１リンタの
感光ドラム（図示せず〕の回転角に依存するクロンク割
込信号であり、後に述べる第３図のｅＪｗＡＩＴのマク
ロ命令か発せられたとぎにカウントする１ｊ込みである
。The mask CPU 1l has a plurality of sequence control task groups and a real-time monitor function to manage these tasks. The I10 protocol between the master CPU // and each of the slave CPUs 2/, 22, and B is performed using the data bus span 77 (LDBB, ) within each slave CPU. Interrupts are handled by the master CPU/no.5TZ.
5 to 70g interval timer t+tjs3-s)
This is done by Am from si and C which provides the Cronk interrupt signal j3. This interrupt is an interrupt that is counted when 6WAIT of the execution control macro, which will be described later in FIG. 3, is issued. Slave CPU via programmable interlast controller CIr2j9A
The interrupt signal 63 from 2/ and the drum clock pulse interrupt signal 6j are supplied to the master cPUll. slave C
PU,! The interrupt signal 63 from / is generated when a request for data transfer is received from the operation unit (keyboard) 71. The drum clock pulse interrupt signal 6s is a clock interrupt signal that depends on the rotation angle of the photosensitive drum (not shown) of the %1 printer, and is counted when the eJwAIT macro command shown in FIG. 3, which will be described later, is issued. This includes 1j.

そｎにより、シーケンス制御のタイミングな決足する。This determines the timing of sequence control.

！た、両スレーブＣＰＵ　２２　Ｎよびｎにもインター
バルタイマ５１からのｘｍ＝クロンク割込信号５３を供
ｉ＠する。これは、第５図の入出力制御マクロ＠　ＴＳ
ＥＴが発せら牡たとぎ、両スレーグＣＰＵ２Ｊおよびｎ
でカウントする割込みである。! In addition, the xm = clock interrupt signal 53 from the interval timer 51 is also provided to both slave CPUs 22 N and n. This is the input/output control macro @ TS in Figure 5.
ET is released, both Sleg CPU2J and n
This is an interrupt that is counted by .

以上の１０センサ構成により、ネジ−ケンス制御装置を
構成し、その機能には大別して、リアルタイム平行処理
と人出力制御機能とがある。以後単に、モニタと呼ぶこ
とＰこする。以下に、本モニタのＰＡ能について説明す
る。The above 10-sensor configuration constitutes a screw-can control device, and its functions can be broadly classified into real-time parallel processing and human output control functions. From now on, it will simply be referred to as a monitor. The PA function of this monitor will be explained below.

本モニタは、リアルタイム平行処理機能によって、権々
のアプリケーションについ亨必要な処理プログラムをタ
スク単位で設ｉｔコーディングが可能である。本モニタ
におけるタスク走行レベルの多重度はコで１割込レベル
およびプログラムレベル（Ｐレベルノが対応する。タス
クには、実行。This monitor's real-time parallel processing function allows it to set and code the processing programs necessary for each specific application on a task-by-task basis. The multiplicity of task running levels in this monitor corresponds to 1 interrupt level and 1 program level (P level).

停、止および待機の３つの状態があり％電源投入時には
丁べて停止状態にある。タスクの実行はＥＮＴＲマクロ
によりなされ、実行中ＷＡＩＴマクロにて、事象の完了
待ちの状態となりつる。また、実際にはタスクは割込み
によっても実行を待機させられるが、いずれの場会でも
要因の解除によって自動的に再ｂｄされる。Ｐレベルタ
スク内では、前述のリアルタイム並行処理は可能であり
％１つのタスりが停止あるいは待機となったときのみ、
モニタのラウントロピンスキャニングＣｌｌｌｌｌｉ番
にタスク要求があるか否かを入力ポート、メモリフジグ
でチェ７クすることフによって、次の要求タスクが順次
起動さｎ実行状態となる。There are three states: stopped, stopped, and standby, and all are in the stopped state when the power is turned on. The task is executed using the ENTR macro, and during execution the WAIT macro waits for the completion of an event. In reality, a task can also be put on standby for execution by an interrupt, but in either case, the task is automatically rebd when the cause is removed. Within a P-level task, the above-mentioned real-time parallel processing is possible, and only when one task is stopped or placed on standby.
By checking whether or not there is a task request at number Clllli during the monitor's run tropin scanning, the next requested task is sequentially activated and enters the n execution state.

第２図にタスクの状態遷移を示す。ここで、実線は各タ
スクが実行制御マクロＬ　ＥＮＴル、　　Ｓ’Ｉ’ＯＦ
。Figure 2 shows the state transition of tasks. Here, the solid line indicates that each task has an execution control macro LENTLE, S'I'OF
.

ＷＡＩＴ、　　ＩｔＶＡＩＴ、　　ＥＳＣＩ）　）を発
したときの状態造移を示し、点線にモニタが自動的に行
う状態遷移を示す。停止状態にあるタスクが他のタスク
からＥＮＴＩＬ　（エンター）されると実行可能状態と
なる。It shows the state transition when WAIT, ItVAIT, ESCI) is issued, and the dotted line shows the state transition automatically performed by the monitor. When a task in a stopped state is entered by another task, it becomes executable.

実行中のタスクが５ＴＯＰマクロな発すると停止状態と
なり、ＷＡＩＴあるいはＩＷＡＩＴマクロを発すると待
機状態％ＢＳＣＰ　、（エスケープ）マクロな発すると
実行ムＪ能状態となる。待機中のタスクがタイムアンプ
となると、モニタが自動的に実行ｉ５Ｊ能状態にする。When a running task issues the 5TOP macro, it enters a stopped state, when it issues a WAIT or IWAIT macro, it enters a standby state, and when it issues an (escape) macro, it enters an execution state. When the waiting task becomes a time amplifier, the monitor automatically puts the i5J into the execution state.

また、実行可能状態のタスクは、モニタの自動的なラウ
ントロピンスキャニングにより実行中となる。Further, a task in an executable state is set to be executed by the monitor's automatic round tropin scanning.

第３図に実行制御マクロのフォーマントと機能を示す。FIG. 3 shows the formant and function of the execution control macro.

各マクロが各タスクから発せられると、リスタート命令
（Ｒ８’ｌ’　）よりモニタに制御が移り、モニタが各
マクロを判〜「シ、機能に示さ才した内容馨実行する。When each macro is issued from each task, control is transferred to the monitor by a restart command (R8'l'), and the monitor executes each macro according to its function.

＠　ＷＡＩＴは−ボ時間毎のタイマ割込みによりカウン
トし、＠ＩＷＡＩＴは外部より一定間隔の割込（不実施
例では、複写機のドラムの回転に比例したパルス〕によ
り、ｉニタがカウントする。@WAIT is counted by a timer interrupt every - time, and @IWAIT is counted by the i-monitor by an external interrupt at regular intervals (in a non-embodiment, a pulse proportional to the rotation of the drum of the copying machine).

入出力制ａ様龍は、入力ボート、出力ボートおよびノッ
トフラグの各ポイントを、ソフトおよびハードの両凹に
わたって、共通に認識するための品別番号（オーディナ
ル）を付け、こｎらをオフ１、ＯＮ）、オフＬ　ＯＦＦ
　）およびチェック（ＣＨＥＣＫ）する人出力ｉｉｉ’
Ｊ　ｆＩ！１１マタロにより、アプリケーション１０グ
ラムによる入出力命令あるいはフラグ管理が極めて′８
易なものとしている。丁なわち、アプリケーノヨンプロ
グラムによる入出力制御マクロ命令をモニタが受け、そ
の処理１′ａ報ＬＯＮ、ＯＦＦ。For the input/output system A-like dragon, each point of the input boat, output boat, and knot flag is given an item number (ordinal) for common recognition across both soft and hard concave points, and these are set to off 1, ON), OFF L OFF
) and check (CHECK) person output iii'
JfI! 11 Mataro makes it extremely easy to manage input/output commands or flags using application 10grams.
It is made easy. That is, the monitor receives an input/output control macro command from the application program, and processes the input/output control macro command.

（ＪＩＥＣＫ等〕と識別蒼号馨スレーブＣＰＵガ、〃、
Ｂに転送する。こ７’ＬらのスレーブＣＰＵは、各スレ
ーブＣＰＵ内にある■ＬＡＭ領域に識別番号に対応する
処理情報を。己１．Ｊシ、こ２′Ｌをｊ１？にリフンン
シュすることによって入出力ｉ！、ｌＪ衛１７実行する
。(JIECK etc.) and identify Aogo slave CPU,
Transfer to B. These slave CPUs 7'L store processing information corresponding to the identification number in the LAM area in each slave CPU. Self 1. J shi, this 2'L is j1? Input/output by refunching to i! , lJ Mamoru 17 is executed.

第１Ｉ図にＡｉｊ４別番号（以後オーディナルと呼ふ〕
の概念図を示す。オーディナルとは、ノ１−ドウエア側
で紹心する端子番号、センサ、アクチュエータ等の１１
号と、ソフトウェア上で認識するボートＳＶ　ｇ　、　
　Ｉ　／　０７ドレス、ピント番号とを対応付けて共通
の６３識χ可能にする番号である。さらに、Ｉ１０ボー
ト以外のソフトウェア上のみに形成さ才りるフラグ）貝
も刀Ｕえ、プロセッサの制Ｂｌｌポイント全般に拡張し
た考え方である。第ダ図で示すように、オーディナルを
スレーブＣＰＵ２／、　２．２．２ｊのメモＩＪ　Ｉｔ
に１（上に割り当てている。丁なわち、ＲＡＭ上（１）
　ハイド４’ｉ　ｉｊ　Ｌ　ＢＹ１？Ｅ　Ｎｏ　）とピ
ント番号（［３ＩＴ　Ｎｏ）とを第弘図のように決める
。本実施例では、入力ポート（Ｄｉ）、　出力ボート（
Ｄｏ　）　１６よび７ラグにそ７’Ｌぞ３＋バー（ト（
３２ポイント）を割り当てている。Figure 1I shows Aij4 separate number (hereinafter referred to as Ordinal)
A conceptual diagram is shown. Ordinal refers to the number of terminals, sensors, actuators, etc. introduced on the hardware side.
and the boat SV g recognized on the software,
This is a number that allows common 63 identification by associating the I/07 address and focus number. Furthermore, the flag (which is only formed on software other than the I10 board) is also an idea that has been extended to all control points of the processor. As shown in Figure 1, connect the Ordinal to slave CPU2/, 2.2.2j's memo IJ It
1 (assigned above. In other words, on RAM (1)
Hyde 4'i ij L BY1? Determine the E No ) and focus number ([3IT No) as shown in Figure 1. In this embodiment, an input port (Di), an output port (
Do) 16 and 7 lugs, 7'L, 3 + bar (t (
32 points).

第Ｓ図にこオｔらのオーディナルン制御する入出力１回
御マクロ命冷を示す。スＶ−プＣＰＵ　２／〜２？Ｇゴ
第ｊ図のマクロパラメータで第１．第２．・・・・・・
とじて詔臓すれる。各タスクがこれらの入出力制御マク
ロな発すると、モニタがそのマクロ命令を解読して（表
能で＞Ｊ＜された内′４を実行する。丁なわち、モニタ
からスレーブＣＰＵ　２／〜ｎにこｎらの情報なり１渡
し、スレーブＣＰＵ　２／〜ｎが１ｔＡＭ上のオーディ
ナルを制御する。情報の引渡しは、マスタＣＰＵ　／／
からスレーブＣＰＵ　２／〜刀への割込みにより行われ
るが、スレーブＣＰＵ　２／〜ｎでは？Ｊ１」込みレベ
ル以外の１０グラムレベルでＲＡＭ上の情報をＷｒに工
１０ボートにり７ンンクユすることにより（Ｄｉ、Ｄ。Figure S shows the input/output one-time control macro that controls our Ordinal Run. SP V-SP CPU 2/~2? The macro parameters in Figure J are the first. Second.・・・・・・
I am so angry. When each task issues these input/output control macros, the monitor decodes the macro commands and executes them (in the expression). The information is transferred to the slave CPUs 2/~n, which control the ordinal on 1tAM.The information is transferred to the master CPU //
This is done by interrupting slave CPU 2/~katana, but what about slave CPU 2/~n? By transferring the information on the RAM to Wr at the 10-gram level other than the 10-gram level including ``J1'' (Di, D.

のみ）入出力制側１を行っている。第５図で、＠ＴｓＥ
Ｔはオーディナルを指定された時間だけオンするマクロ
命令であり、各タスクはこσツマクロ命令を発したのち
オーディナルのオフまで待つ必要はない。＠　ＴＨＥ□
Ｐの命令を受けたスレーブＣＰＵ　＆１指冗のオーディ
ナルをオンし、Ｔｌ娼子（第１図）のタイマ割込みによ
り時間ンカウントし、指定時間後オーディナルをオフす
る。Ｌ　ｔ−ｈ’　′）で、各りスフはマスタＣＰＵ　
／／で実行されるので時間をカウントする必ｌ７ｉｌｆ
はなく、複数のタイマの設定が可能である。以上の入出
カマクロ命令により、各タスクはＩ１０ボート、ン７ト
フラグにかかわらず、統一的な入出力制御を実現するも
のである。only) I/O control side 1 is being performed. In Figure 5, @TsE
T is a macro instruction that turns on the ordinal for a specified time, and each task does not need to wait until the ordinal is turned off after issuing this macro instruction. @THE□
In response to the command from P, the slave CPU &1 turns on the ordinal, counts the time by the timer interrupt of Tl (FIG. 1), and turns off the ordinal after the specified time. L th''), each screen is the master CPU
Since it is executed with //, it is necessary to count the time.
It is possible to set multiple timers. By using the above input/output macro instructions, each task realizes unified input/output control regardless of the I10 vote flag.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明によるシーケンス制御装置を実現するた
めの１０センサ構成を示すプロンク図、第２図（Ｊタス
クの状態遷移図、第３図は実行制御マクロのフォーマン
トＨよび機能を説明するための線図、第≠図（・ゴ識別
番号（オーデイナルフの概念図、第５図１は入出力制御
マクロ命令な説明するための線図である。 ／ｌ・−・マスタＣＰＵ　。 〃〜Ｂ・・・スンーブＣＰＵ　。 Ｓｔ・・・インターバルタイマ。 ｆ３・・・クロンク割込信号へ ６１・・・プログラマブルインターラプトコントローラ
、 ６３　・・・　割込イどづ琶ン　、 ６Ｓ・・・ドラムクロンクパルス割込信号。 特許出願人　　キャノン株式会社Fig. 1 is a pronk diagram showing a 10-sensor configuration for realizing a sequence control device according to the present invention, Fig. 2 is a state transition diagram of a J task, and Fig. 3 is a diagram explaining formant H and functions of an execution control macro. Figure 5 is a diagram for explaining input/output control macro commands. /l --- Master CPU. ~B ...Soonbu CPU.St...Interval timer.f3...To clock interrupt signal 61...Programmable interrupt controller, 63...Interrupt control, 6S...Drum clock pulse Interrupt signal. Patent applicant Canon Corporation

Claims (1)

【特許請求の範囲】[Claims] マスタＣＰＵと、書込み可能な記憶部を有するスレーブ
ＣＰＵと、制御情報を前記スレーブＣＰＵの記憶部に記
憶する手段と、前記マスタＣＰＵの命令によって、前す
己スレーブＣＰＵが前記記憶された制御情報を一冗時間
保持した後に変更可能とする手段とを含むように構成し
たことを特徴とするシーケンス制御装置。a master CPU; a slave CPU having a writable storage; means for storing control information in the storage of the slave CPU; A sequence control device characterized in that it is configured to include means for making changes possible after holding the sequence for a certain period of time.