JPS5953565B2

JPS5953565B2 - ダイレクトメモリアクセス制御装置

Info

Publication number: JPS5953565B2
Application number: JP53101824A
Authority: JP
Inventors: 宏松本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-08-23
Filing date: 1978-08-23
Publication date: 1984-12-26
Also published as: JPS5530707A

Description

【発明の詳細な説明】本発明はダイレクトメモリアクセス制御装置、特に
入出力装置として多チャンネルで、時系、’列データを
扱う際に好適なダイレクトメモリアクセス制御装置に
関する。

ダイレクトメモリアクセス（以下、ＤＭＡと略する
）制御装置は、中央処理装置を介さずに、主メモリとデ
バイスとの間でデータ交信を直こ接に行う方式より成る
。

デバイスとして、多チャンネルで、時系列データより成
る場合の、ＤＭＡ制御装置について以下、述べよう。第
１図は従来の全体構成を示す図である。

ｍ個のチャンネルＣＨＩ、ＣＨ２、・・・・・・、ＣＨ
ｍの時系列データはマルチプレクサ（ＭＰＸ）２を介し
て１個毎のデータとして走査され、ＤＭＡ制御装置３に
送られる。このＤＭＡ制御装置３は、中央処理装置（Ｃ
ＰＵ）４と、主メモリ（Ｍ）５に接続されている。各
チャンネルでのデータＡのタイミングは第２図ａで示さ
れ、ＭＰＸ３の出力Ｂ及びＤＭＡ制御装置３の出力Ｃは
第２図をで示されている。図では、各チャンネルともに
、ｎ個のデータを扱うものとしている。第２図をから明
らかなように、先ず、各チャンネルの第１番目のデータ
１・１、１・２、・・・・・・、１・ｍが送られる
。

次いで、各チャンネルの第２番目のデータ２・１、２
・２、・・・・・・、２・ｍが順順に送信される。
以下、同様な繰返しを行いながら、第ｎ番目のデータｎ
・１、ｎ・２、・・・・・・、ｎ−ｍを送信し、
すべてのチャンネルにわたる全データの送信が完了する
。全データの送信後、次の全データの送信が同様にして
なされる。第３図はＤＭＡ制御装置の内部構成及び若干
のインターフェース構成を示す図である。

ＤＭＡ制御装置３は入出力バス１００とデバイス制御回
路２００との間に介在し、デバイスと主メモリとの間で
データ転送実行の制御を行つている。ＤＭＡ制御装置３
は、データレシーバ（ＲＥＣ）１１、メモリアドレス
レジスタ（ＭＡＲ）１２、データカウンタ（ＤＣ）
１３、コマンドレジスタ（ＣＯＭ）１４、データバ
ッファレジスタ（ＢＵＦ）１５、アドレスドライ
バ（ＤＲＩＶＥＲ）１６、マルチプレクサ（ＭＰＸ）１
７、制御回路（ＣＴＬ）１８より成る。更に、ラインと
しては、入力データライン（ＤＡＴＡ）２１、制御情報
ライン（ＣＴＬＣ）２２、出力fヨ黹^ライン（ＤＡＴＡ
）２３、メモリアドレスライン（ＡＤＤＲＥＳＳ）２４
が存在し、入出力バス１００と接続している。デバイス
制御回路２００との間には、ステータス入力ライン（Ｓ
ＴＡＴＵＳ）３１、データ出力ライン（ＤＡＴＡ）３２
、コマンド出力ライン（ＣＯＭ）３３、コントロール入
出力ライン（ＣＴＬＣ）３４、データ入力ライン（ＤＡ
ＴＡ）が介在している。先ず、データ転送に先立ち、Ｃ
ＰＵから、使用する主メモリの先頭アドレスと、データ
転送語数を受取り、それぞれＭＡＲｌ２，ＤＣｌ３に格
納する。

ＭＡＲｌ２は１語のデータ転送の毎にその内１容が、Ａ
ＤＤｌ（＋１）され、ＤＣｌ３は１語のデータ転送毎に
その内容がＳＵＢｌ（−１）される。ＤＣｌ３の内容が
゛０゛になつた時点でデータ転送を終了する。かかる構
成下での多チヤンネルデータの処理を，説明しよう。

第２図ｂのタイミングで取り込まれたデータはその取り
込まれた順序に従つて、主メモリの中に記憶される。そ
の時の主メモリのデータ配列を第４図に示す。主メモリ
の先頭アドレスとして、ＥＡを設定すると、図のように
、先頭番：地ＥＡにはデータ１・］、番地ＥＡ＋１には
、データ２・１，・・・・・・，字地ＥＡ＋（ｍ−１）
にはデータｍ・１が記憶される。以下の番地でも同様に
して、ｍ個のアドレス毎に各チヤンネルのデータが記憶
されることになる。結局、第２図ｂで示すデ・ータはそ
の取り込み順に、順次第４図に示す如きデータとなつて
主メモリに記憶される。かかる配列のデータの処理は各
チヤンネル毎に行われる。即ち、チヤンネルＣＨｌのデ
ータに対しては、主メモリの中のアドレスＥＡ，ＥＡ＋
Ｍ，ＥＡ＋２ｍ，・・・・・・，ＥＡ＋（ｎ−１）ｍの
データが読出され、チヤンネルＣＨｌのデータとして処
理される。チヤンネルＣＨ２に対しては、アドレスＥＡ
＋１，ＥＡ＋ｍ＋１，・・・・・・，ＥＡ＋（ｎ−１）
ｍ＋１のデータが読出され、チヤンネルＣＨ２のデータ
とし・て処理される。以下、同様にしてすべてのチヤン
ネルのデータ処理がなされる。データ処理の形としては
、各チヤンネルに入力するデータの性格によつて決まる
。例えば、振動台の周波数成分を求めるべく、振動台の
複数の個所に振動検出器を設け、その複数の振動検出器
にそれぞれチヤンネルの称び名を与えた場合、各チヤン
ネルでは、振動検出器から得られた検出信号をデイジタ
ル的に取り込み、上記した如く、ＤＭＡ制御装置を介し
て主メモリにそのデータを第４図に示すように取り込み
記憶することになる。そして、ＤＭＡで取り込まれたデ
ータは、上述したように各チヤンネル毎に読出され、各
チヤンネル毎の周波数解析用のデータとして扱われ、例
えばＦＦＴ処理や平均化手法等により処理され、周波数
特性検出用の処理がなされる。以上の従来例では、主メ
モリへの書込み、及び読出しに特別のソフトウエアを用
意しなければならない。

例えば、チヤンネルＣＨｌのデータに対しては、ｍ個毎
にとびとびのアドレスを編集しなければならなかつたり
、特別のデータ分配のためのアドレス編集を行わなけれ
ばならない。こうした処理は、従来、当然の如くみなさ
れていたが、データ取り込みからデータ処理に至る経過
をみた場合、その間の編集や分配は多くの時間を費やし
、且つ各チヤンネル毎のオンラインによるデータ処理の
ネツクとなつていたのであつた。本発明は、ソフトウエ
ア的な負担を軽くして、処理時間の短縮をはかることを
可能にするＤＭＡ制御装置を提供するものである。

本発明の要旨は、従来のメモリアドレスレジスタの
代りにフアストイン・フアストアウトレジスタを使用す
るようにしたものである。

以下、図面により本発明を詳細に説明しよう。第５図は
本発明の実施例を示す図である。

第３図と異る点はＭＡＲｌ２の代りにフアストイン・フ
アストアウトレジスタ（ＦＩＦＯ）１９を設けた点、
及び＋１するＡｄｄ−１回路２０を設けた点にある。Ｆ
ＩＦＯｌ９は、よく知られているように、設定（入力）
されたデータの順に（フアストイン）、外部に取り出す
（フアストアウト）ようにしたものである。

本実施例では、ＦＩＦＯｌ９のワード容量はチヤンネル
総数ｍとしている。このＦＩＦＯｌ９には、各チヤンネ
ルからのデータ取込みに先立つてすべてのワードにデー
タが記憶される。このデータは、ＣＰＵからデータライ
ン２１を介して送られてくる。データの内容としては、
各チヤンネル毎のすべての先頭番地である。その先頭番
地の入力順序は、チヤンネル順、即ち、チヤンルＣＨｌ
，ＣＨ２，・・・・・・，ＣＨｍの順序で行われる。具
体的な事例で説明する。各チヤンネル毎のアドレス設定
の基本的な考え方は、各チヤンネル毎のデータは、連続
アドレスの中で設定されるということである。

従つて、各チヤンネル毎の先頭アドレスは、とびとびの
値となる。各チヤンネル毎のデータの総数をｎ個とする
と、各チヤンネルの先頭アドレスは、ｎ個毎に得られる
アドレスである。今、チヤンネルＣＨ］の先頭アドレス
をＦＡｌとすると、このチヤンネルではアドレスＥＡｌ
からアレスＥＡｌ＋（ｎ−１）のアドレスを占有する。
次のチヤンネルＣＨ２では、アドレスＥＡｌ＋ｎを先頭
アドレスとしてＥＡｌ，＋ｎからＥＡｌ＋（２ｎ−１）
のアドレスを占有する。チヤンネルＣＨｉではアドレス
ＥＡｌ＋（１１）ｎからＥＡｌ＋ｉ−ｎ−］のアドレス
を占有する。最後のチヤンネルＣＨｍではアドレスＥＡ
ｌ＋（ｍ−１）ｎからＥＡｌ＋ｍ−ｎ−１のアドレスを
占有する。以上から明らかなように、各チヤンネルの先
頭番地は、すべてのチヤンネルに対して連続アドレスと
すると、その時のＦＩＦＯｌ９に設定すべき先頭アドレ
スは、ＥＡｌ，ＢＡｌ＋Ｎ，．・・・・・・，ＥＡｌ＋
（１−１）Ｎ，・・・・・・，ＥＡｌ＋（ｍ−１）Ｎ４
となる。尚、第２図で示す如きデータは何回にもわたつ
て取り込まれ、且つ利用されるため、第１回目のデ゛一
タのみで一担データ処理が終了しその後のデータは同一
アドレスに設定されるとは限らない。従つて、一般的に
は、先頭アドレスは、チｉヤンネルＣＨｌに対しては、
先頭アドレスは、チヤンネルＣＨｌに対してはＥＡｌ，
ＣＨ２に対してはＥＡ２，・・・・・・，ＣＨｉに対し
てはＥＡｉ，・・・・・・，ＣＨｍとしてはＥＡｍの如
くなる。この時のＦＩＦＯｌ９のデータ構成を第６図に
示す。図では、ＥＡｌ，ＥＡ２，．・・・・・・，ＥＡ
ｉ，・・・・・・ＥＡｍの順序にアドレスが設定され、
このアドレスの順序に出力される様子を示している。第
５図に示す如く設定されたＦＩＦ（５１９の活用の仕方
を述べよう。

先ず、データ取り込みが開始．されると、ＦＩＦＯｌ９
のアドレスＥＡｌが読出される。このアドレスＥＡｌは
チヤンネルＣＨｌの先頭番地であり、チヤンネルＣＨｌ
の第１番目のデータ］・１は主メモリのＥＡｌに記憶さ
れる。同時に、上記読出されたデータはＡｄｄ−１回路
２０を・介して＋１されＦＩＦＯｌ９のＥＡｍが設定さ
れていたアドレスにデータＥＡｌ＋１として記憶される
。尚、ＥＡｌが読出された段階で、ＦＩＦＯｌ９の内容
は第５゛図の下位方向に一段シストされている故、ＥＡ
ｍなるデータはＥＡ．．／１なるデータの存在していた
場所にシフトされている。次に、アドレスＥＡ２が読出
され、チヤンネルＣＨ２の第１番目のデータが主メモリ
のアドレスＥＡ２に記憶される。以下、第１番目のデ゛
一タが上記チヤンネル毎に指定された主メモリのアドレ
スに順次記憶される。この第１回目のデ゛一タの記憶が
終了した段階では、ＦＩＦＯｌ９の内容は、第５図の上
部ワードからＥＡｍ＋１，ＥＡｍ／１＋１，・・・・・
・ＥＡｉ＋１，・・・・・・，ＥＡ２＋１，ＥＡ１＋１
となる。各チヤンネル毎の２番目のデータは、今度はこ
のＦＩＦＯｌ９の設定アドレスに従つて主メモリに順次
記憶される。かかる経過を経て主メモリに記憶されたデ
ータは第７図に示すようになる。第８図は、ＦＩＦＯｌ
９のデータの変化過程を示している。最終的には、ＥＡ
ｌ＋Ｎ，ＥＡ２＋Ｎ，ＥＡｉ＋Ｎ，・・・・・・，ＥＡ
！１１＋ｎとなり、このアドレスに従つたデータ記憶が
なされる。以上の実施例によれば各入カチヤンネルの時
系列データが、主メモリ内において各チヤンネル毎にプ
ロツク化され、時系列データ順に格納されているため、
従来技術では必須のデータ編集操作の処理が、本発明に
於ては不必要となり、処理性能の向上に効果は大であり
、特に、振動台制御、振動計測、サイクリツタデイジ
タルテレメータ入出力制御の如き、入出力の時間的制
約の大きいシステムに適用して効果は顕著である。

以上の実施例では、多チヤンネル時系列データの入力シ
ステムについて説明したが、出力システムについても全
く同様で゛あることは明らかで゛ある。

更に、アドレス更新の仕方として、アドレスにプラス１
（＋１）のＡｄｄ−１構成をとつたが、一般的には（＋
１）以外の事例でもよい。要するにインクリメントする
ことになる。本発明によれば、データ編集の処理が不要
になり、データ処理速度の向上に効果を持つ。

【図面の簡単な説明】

第１図は従来例を示す図、第２図Ａ，ｂはそのタイムチ
ヤート、第３図は従来例の具体的回路図、第４図はその
際の主メモリ内でのデータ記憶構成図、第５図は本発明
の実施例図、第６図は本発明の実施例であるＦＩＦＯの
データ構成図、第７図はその際の主メモリのデ゛一タ記
憶図、第８図はＦＩＦＯのデータの流れを示す図である
。１３・・・データカウンタ、９・・・フアストインフアストアウトレジスタ。

Claims

【特許請求の範囲】

１入出力デバイスと主メモリとの間に介在して中央処
理装置をぬきにして入出力デバイスと主メモリとの間で
データ交信を直接行わせてなるダイレクトメモリアクセ
ル制御装置に於いて、主メモリのアクセス用アドレスが
設定されるレジスタとしてファストインファストアウト
レジスタを設け、該レジスタに設定されたアドレスに従
つて主メモリのアクセスを行わせると共に、該レジスタ
から読出したアドレスをインクリメントして再び上記レ
ジスタに記憶させ、以後のアクセスを順次行わせるよう
にしたダイレクトメモリアクセス制御装置。