JPS5953565B2 - ダイレクトメモリアクセス制御装置 - Google Patents
ダイレクトメモリアクセス制御装置Info
- Publication number
- JPS5953565B2 JPS5953565B2 JP53101824A JP10182478A JPS5953565B2 JP S5953565 B2 JPS5953565 B2 JP S5953565B2 JP 53101824 A JP53101824 A JP 53101824A JP 10182478 A JP10182478 A JP 10182478A JP S5953565 B2 JPS5953565 B2 JP S5953565B2
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- JP
- Japan
- Prior art keywords
- data
- channel
- address
- main memory
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明はダイレクト メモリ アクセス制御装置、特に
入出力装置として多チャンネルで、時系、’列データを
扱う際に好適なダイレクト メモリアクセス制御装置に
関する。
入出力装置として多チャンネルで、時系、’列データを
扱う際に好適なダイレクト メモリアクセス制御装置に
関する。
ダイレクト メモリ アクセス(以下、DMAと略する
)制御装置は、中央処理装置を介さずに、主メモリとデ
バイスとの間でデータ交信を直こ接に行う方式より成る
。
)制御装置は、中央処理装置を介さずに、主メモリとデ
バイスとの間でデータ交信を直こ接に行う方式より成る
。
デバイスとして、多チャンネルで、時系列データより成
る場合の、DMA制御装置について以下、述べよう。第
1図は従来の全体構成を示す図である。
る場合の、DMA制御装置について以下、述べよう。第
1図は従来の全体構成を示す図である。
m個のチャンネルCHI、CH2、・・・・・・、CH
mの時系列データはマルチプレクサ(MPX)2を介し
て1個毎のデータとして走査され、DMA制御装置3に
送られる。このDMA制御装置3は、中央処理装置(C
PU)4と、主メモリ (M)5に接続されている。各
チャンネルでのデータAのタイミングは第2図aで示さ
れ、MPX3の出力B及びDMA制御装置3の出力Cは
第2図をで示されている。図では、各チャンネルともに
、n個のデータを扱うものとしている。第2図をから明
らかなように、先ず、各チャンネルの第1番目のデータ
1 ・1、1・ 2、・・・・・・、1・mが送られる
。
mの時系列データはマルチプレクサ(MPX)2を介し
て1個毎のデータとして走査され、DMA制御装置3に
送られる。このDMA制御装置3は、中央処理装置(C
PU)4と、主メモリ (M)5に接続されている。各
チャンネルでのデータAのタイミングは第2図aで示さ
れ、MPX3の出力B及びDMA制御装置3の出力Cは
第2図をで示されている。図では、各チャンネルともに
、n個のデータを扱うものとしている。第2図をから明
らかなように、先ず、各チャンネルの第1番目のデータ
1 ・1、1・ 2、・・・・・・、1・mが送られる
。
次いで、各チャンネルの第2番目のデータ2 ・1、2
・ 2、・・・・・・、2・ mが順順に送信される。
以下、同様な繰返しを行いながら、第n番目のデータn
・ 1、n・ 2、・・・・・・、n−mを送信し、
すべてのチャンネルにわたる全データの送信が完了する
。全データの送信後、次の全データの送信が同様にして
なされる。第3図はDMA制御装置の内部構成及び若干
のインターフェース構成を示す図である。
・ 2、・・・・・・、2・ mが順順に送信される。
以下、同様な繰返しを行いながら、第n番目のデータn
・ 1、n・ 2、・・・・・・、n−mを送信し、
すべてのチャンネルにわたる全データの送信が完了する
。全データの送信後、次の全データの送信が同様にして
なされる。第3図はDMA制御装置の内部構成及び若干
のインターフェース構成を示す図である。
DMA制御装置3は入出力バス100とデバイス制御回
路200との間に介在し、デバイスと主メモリとの間で
データ転送実行の制御を行つている。DMA制御装置3
は、データ レシーバ(REC)11、メモリアドレス
レジスタ(MAR)12、データ カウンタ(DC)
13、コマンド レジスタ(COM)14、データ バ
ッファ レジスタ (BUF)15、アドレス ドライ
バ(DRIVER)16、マルチプレクサ(MPX)1
7、制御回路(CTL)18より成る。更に、ラインと
しては、入力データライン(DATA)21、制御情報
ライン(CTLC)22、出力fヨ黹^ライン(DATA
)23、メモリアドレスライン(ADDRESS)24
が存在し、入出力バス100と接続している。デバイス
制御回路200との間には、ステータス入力ライン(S
TATUS)31、データ出力ライン(DATA)32
、コマンド出力ライン(COM)33、コントロール入
出力ライン(CTLC)34、データ入力ライン(DA
TA)が介在している。先ず、データ転送に先立ち、C
PUから、使用する主メモリの先頭アドレスと、データ
転送語数を受取り、それぞれMARl2,DCl3に格
納する。
路200との間に介在し、デバイスと主メモリとの間で
データ転送実行の制御を行つている。DMA制御装置3
は、データ レシーバ(REC)11、メモリアドレス
レジスタ(MAR)12、データ カウンタ(DC)
13、コマンド レジスタ(COM)14、データ バ
ッファ レジスタ (BUF)15、アドレス ドライ
バ(DRIVER)16、マルチプレクサ(MPX)1
7、制御回路(CTL)18より成る。更に、ラインと
しては、入力データライン(DATA)21、制御情報
ライン(CTLC)22、出力fヨ黹^ライン(DATA
)23、メモリアドレスライン(ADDRESS)24
が存在し、入出力バス100と接続している。デバイス
制御回路200との間には、ステータス入力ライン(S
TATUS)31、データ出力ライン(DATA)32
、コマンド出力ライン(COM)33、コントロール入
出力ライン(CTLC)34、データ入力ライン(DA
TA)が介在している。先ず、データ転送に先立ち、C
PUから、使用する主メモリの先頭アドレスと、データ
転送語数を受取り、それぞれMARl2,DCl3に格
納する。
MARl2は1語のデータ転送の毎にその内1容が、A
DDl(+1)され、DCl3は1語のデータ転送毎に
その内容がSUBl(−1)される。DCl3の内容が
゛0゛になつた時点でデータ転送を終了する。かかる構
成下での多チヤンネルデータの処理を,説明しよう。
DDl(+1)され、DCl3は1語のデータ転送毎に
その内容がSUBl(−1)される。DCl3の内容が
゛0゛になつた時点でデータ転送を終了する。かかる構
成下での多チヤンネルデータの処理を,説明しよう。
第2図bのタイミングで取り込まれたデータはその取り
込まれた順序に従つて、主メモリの中に記憶される。そ
の時の主メモリのデータ配列を第4図に示す。主メモリ
の先頭アドレスとして、EAを設定すると、図のように
、先頭番:地EAにはデータ1・]、番地EA+1には
、データ2・1,・・・・・・,字地EA+(m−1)
にはデータm・1が記憶される。以下の番地でも同様に
して、m個のアドレス毎に各チヤンネルのデータが記憶
されることになる。結局、第2図bで示すデ・ータはそ
の取り込み順に、順次第4図に示す如きデータとなつて
主メモリに記憶される。かかる配列のデータの処理は各
チヤンネル毎に行われる。即ち、チヤンネルCHlのデ
ータに対しては、主メモリの中のアドレスEA,EA+
M,EA+2m,・・・・・・,EA+(n−1)mの
データが読出され、チヤンネルCHlのデータとして処
理される。チヤンネルCH2に対しては、アドレスEA
+1,EA+m+1,・・・・・・,EA+(n−1)
m+1のデータが読出され、チヤンネルCH2のデータ
とし・て処理される。以下、同様にしてすべてのチヤン
ネルのデータ処理がなされる。データ処理の形としては
、各チヤンネルに入力するデータの性格によつて決まる
。例えば、振動台の周波数成分を求めるべく、振動台の
複数の個所に振動検出器を設け、その複数の振動検出器
にそれぞれチヤンネルの称び名を与えた場合、各チヤン
ネルでは、振動検出器から得られた検出信号をデイジタ
ル的に取り込み、上記した如く、DMA制御装置を介し
て主メモリにそのデータを第4図に示すように取り込み
記憶することになる。そして、DMAで取り込まれたデ
ータは、上述したように各チヤンネル毎に読出され、各
チヤンネル毎の周波数解析用のデータとして扱われ、例
えばFFT処理や平均化手法等により処理され、周波数
特性検出用の処理がなされる。以上の従来例では、主メ
モリへの書込み、及び読出しに特別のソフトウエアを用
意しなければならない。
込まれた順序に従つて、主メモリの中に記憶される。そ
の時の主メモリのデータ配列を第4図に示す。主メモリ
の先頭アドレスとして、EAを設定すると、図のように
、先頭番:地EAにはデータ1・]、番地EA+1には
、データ2・1,・・・・・・,字地EA+(m−1)
にはデータm・1が記憶される。以下の番地でも同様に
して、m個のアドレス毎に各チヤンネルのデータが記憶
されることになる。結局、第2図bで示すデ・ータはそ
の取り込み順に、順次第4図に示す如きデータとなつて
主メモリに記憶される。かかる配列のデータの処理は各
チヤンネル毎に行われる。即ち、チヤンネルCHlのデ
ータに対しては、主メモリの中のアドレスEA,EA+
M,EA+2m,・・・・・・,EA+(n−1)mの
データが読出され、チヤンネルCHlのデータとして処
理される。チヤンネルCH2に対しては、アドレスEA
+1,EA+m+1,・・・・・・,EA+(n−1)
m+1のデータが読出され、チヤンネルCH2のデータ
とし・て処理される。以下、同様にしてすべてのチヤン
ネルのデータ処理がなされる。データ処理の形としては
、各チヤンネルに入力するデータの性格によつて決まる
。例えば、振動台の周波数成分を求めるべく、振動台の
複数の個所に振動検出器を設け、その複数の振動検出器
にそれぞれチヤンネルの称び名を与えた場合、各チヤン
ネルでは、振動検出器から得られた検出信号をデイジタ
ル的に取り込み、上記した如く、DMA制御装置を介し
て主メモリにそのデータを第4図に示すように取り込み
記憶することになる。そして、DMAで取り込まれたデ
ータは、上述したように各チヤンネル毎に読出され、各
チヤンネル毎の周波数解析用のデータとして扱われ、例
えばFFT処理や平均化手法等により処理され、周波数
特性検出用の処理がなされる。以上の従来例では、主メ
モリへの書込み、及び読出しに特別のソフトウエアを用
意しなければならない。
例えば、チヤンネルCHlのデータに対しては、m個毎
にとびとびのアドレスを編集しなければならなかつたり
、特別のデータ分配のためのアドレス編集を行わなけれ
ばならない。こうした処理は、従来、当然の如くみなさ
れていたが、データ取り込みからデータ処理に至る経過
をみた場合、その間の編集や分配は多くの時間を費やし
、且つ各チヤンネル毎のオンラインによるデータ処理の
ネツクとなつていたのであつた。本発明は、ソフトウエ
ア的な負担を軽くして、処理時間の短縮をはかることを
可能にするDMA制御装置を提供するものである。
にとびとびのアドレスを編集しなければならなかつたり
、特別のデータ分配のためのアドレス編集を行わなけれ
ばならない。こうした処理は、従来、当然の如くみなさ
れていたが、データ取り込みからデータ処理に至る経過
をみた場合、その間の編集や分配は多くの時間を費やし
、且つ各チヤンネル毎のオンラインによるデータ処理の
ネツクとなつていたのであつた。本発明は、ソフトウエ
ア的な負担を軽くして、処理時間の短縮をはかることを
可能にするDMA制御装置を提供するものである。
本発明の要旨は、従来のメモリ アドレス レジスタの
代りにフアストイン・フアストアウトレジスタを使用す
るようにしたものである。
代りにフアストイン・フアストアウトレジスタを使用す
るようにしたものである。
以下、図面により本発明を詳細に説明しよう。第5図は
本発明の実施例を示す図である。
本発明の実施例を示す図である。
第3図と異る点はMARl2の代りにフアストイン・フ
アストアウト レジスタ(FIFO)19を設けた点、
及び+1するAdd−1回路20を設けた点にある。F
IFOl9は、よく知られているように、設定(入力)
されたデータの順に(フアストイン)、外部に取り出す
(フアストアウト)ようにしたものである。
アストアウト レジスタ(FIFO)19を設けた点、
及び+1するAdd−1回路20を設けた点にある。F
IFOl9は、よく知られているように、設定(入力)
されたデータの順に(フアストイン)、外部に取り出す
(フアストアウト)ようにしたものである。
本実施例では、FIFOl9のワード容量はチヤンネル
総数mとしている。このFIFOl9には、各チヤンネ
ルからのデータ取込みに先立つてすべてのワードにデー
タが記憶される。このデータは、CPUからデータライ
ン21を介して送られてくる。データの内容としては、
各チヤンネル毎のすべての先頭番地である。その先頭番
地の入力順序は、チヤンネル順、即ち、チヤンルCHl
,CH2,・・・・・・,CHmの順序で行われる。具
体的な事例で説明する。各チヤンネル毎のアドレス設定
の基本的な考え方は、各チヤンネル毎のデータは、連続
アドレスの中で設定されるということである。
総数mとしている。このFIFOl9には、各チヤンネ
ルからのデータ取込みに先立つてすべてのワードにデー
タが記憶される。このデータは、CPUからデータライ
ン21を介して送られてくる。データの内容としては、
各チヤンネル毎のすべての先頭番地である。その先頭番
地の入力順序は、チヤンネル順、即ち、チヤンルCHl
,CH2,・・・・・・,CHmの順序で行われる。具
体的な事例で説明する。各チヤンネル毎のアドレス設定
の基本的な考え方は、各チヤンネル毎のデータは、連続
アドレスの中で設定されるということである。
従つて、各チヤンネル毎の先頭アドレスは、とびとびの
値となる。各チヤンネル毎のデータの総数をn個とする
と、各チヤンネルの先頭アドレスは、n個毎に得られる
アドレスである。今、チヤンネルCH]の先頭アドレス
をFAlとすると、このチヤンネルではアドレスEAl
からアレスEAl+(n−1)のアドレスを占有する。
次のチヤンネルCH2では、アドレスEAl+nを先頭
アドレスとしてEAl,+nからEAl+(2n−1)
のアドレスを占有する。チヤンネルCHiではアドレス
EAl+(11)nからEAl+i−n−]のアドレス
を占有する。最後のチヤンネルCHmではアドレスEA
l+(m−1)nからEAl+m−n−1のアドレスを
占有する。以上から明らかなように、各チヤンネルの先
頭番地は、すべてのチヤンネルに対して連続アドレスと
すると、その時のFIFOl9に設定すべき先頭アドレ
スは、EAl,BAl+N,.・・・・・・,EAl+
(1−1)N,・・・・・・,EAl+(m−1)N4
となる。尚、第2図で示す如きデータは何回にもわたつ
て取り込まれ、且つ利用されるため、第1回目のデ゛一
タのみで一担データ処理が終了しその後のデータは同一
アドレスに設定されるとは限らない。従つて、一般的に
は、先頭アドレスは、チiヤンネルCHlに対しては、
先頭アドレスは、チヤンネルCHlに対してはEAl,
CH2に対してはEA2,・・・・・・,CHiに対し
てはEAi,・・・・・・,CHmとしてはEAmの如
くなる。この時のFIFOl9のデータ構成を第6図に
示す。図では、EAl,EA2,.・・・・・・,EA
i,・・・・・・EAmの順序にアドレスが設定され、
このアドレスの順序に出力される様子を示している。第
5図に示す如く設定されたFIF(519の活用の仕方
を述べよう。
値となる。各チヤンネル毎のデータの総数をn個とする
と、各チヤンネルの先頭アドレスは、n個毎に得られる
アドレスである。今、チヤンネルCH]の先頭アドレス
をFAlとすると、このチヤンネルではアドレスEAl
からアレスEAl+(n−1)のアドレスを占有する。
次のチヤンネルCH2では、アドレスEAl+nを先頭
アドレスとしてEAl,+nからEAl+(2n−1)
のアドレスを占有する。チヤンネルCHiではアドレス
EAl+(11)nからEAl+i−n−]のアドレス
を占有する。最後のチヤンネルCHmではアドレスEA
l+(m−1)nからEAl+m−n−1のアドレスを
占有する。以上から明らかなように、各チヤンネルの先
頭番地は、すべてのチヤンネルに対して連続アドレスと
すると、その時のFIFOl9に設定すべき先頭アドレ
スは、EAl,BAl+N,.・・・・・・,EAl+
(1−1)N,・・・・・・,EAl+(m−1)N4
となる。尚、第2図で示す如きデータは何回にもわたつ
て取り込まれ、且つ利用されるため、第1回目のデ゛一
タのみで一担データ処理が終了しその後のデータは同一
アドレスに設定されるとは限らない。従つて、一般的に
は、先頭アドレスは、チiヤンネルCHlに対しては、
先頭アドレスは、チヤンネルCHlに対してはEAl,
CH2に対してはEA2,・・・・・・,CHiに対し
てはEAi,・・・・・・,CHmとしてはEAmの如
くなる。この時のFIFOl9のデータ構成を第6図に
示す。図では、EAl,EA2,.・・・・・・,EA
i,・・・・・・EAmの順序にアドレスが設定され、
このアドレスの順序に出力される様子を示している。第
5図に示す如く設定されたFIF(519の活用の仕方
を述べよう。
先ず、データ取り込みが開始.されると、FIFOl9
のアドレスEAlが読出される。このアドレスEAlは
チヤンネルCHlの先頭番地であり、チヤンネルCHl
の第1番目のデータ]・1は主メモリのEAlに記憶さ
れる。同時に、上記読出されたデータはAdd−1回路
20を・介して+1されFIFOl9のEAmが設定さ
れていたアドレスにデータEAl+1として記憶される
。尚、EAlが読出された段階で、FIFOl9の内容
は第5゛図の下位方向に一段シストされている故、EA
mなるデータはEA../1なるデータの存在していた
場所にシフトされている。次に、アドレスEA2が読出
され、チヤンネルCH2の第1番目のデータが主メモリ
のアドレスEA2に記憶される。以下、第1番目のデ゛
一タが上記チヤンネル毎に指定された主メモリのアドレ
スに順次記憶される。この第1回目のデ゛一タの記憶が
終了した段階では、FIFOl9の内容は、第5図の上
部ワードからEAm+1,EAm/1+1,・・・・・
・EAi+1,・・・・・・,EA2+1,EA1+1
となる。各チヤンネル毎の2番目のデータは、今度はこ
のFIFOl9の設定アドレスに従つて主メモリに順次
記憶される。かかる経過を経て主メモリに記憶されたデ
ータは第7図に示すようになる。第8図は、FIFOl
9のデータの変化過程を示している。最終的には、EA
l+N,EA2+N,EAi+N,・・・・・・,EA
!11+nとなり、このアドレスに従つたデータ記憶が
なされる。以上の実施例によれば各入カチヤンネルの時
系列データが、主メモリ内において各チヤンネル毎にプ
ロツク化され、時系列データ順に格納されているため、
従来技術では必須のデータ編集操作の処理が、本発明に
於ては不必要となり、処理性能の向上に効果は大であり
、特に、振動台制御、振動計測、サイクリツタ デイジ
タル テレメータ入出力制御の如き、入出力の時間的制
約の大きいシステムに適用して効果は顕著である。
のアドレスEAlが読出される。このアドレスEAlは
チヤンネルCHlの先頭番地であり、チヤンネルCHl
の第1番目のデータ]・1は主メモリのEAlに記憶さ
れる。同時に、上記読出されたデータはAdd−1回路
20を・介して+1されFIFOl9のEAmが設定さ
れていたアドレスにデータEAl+1として記憶される
。尚、EAlが読出された段階で、FIFOl9の内容
は第5゛図の下位方向に一段シストされている故、EA
mなるデータはEA../1なるデータの存在していた
場所にシフトされている。次に、アドレスEA2が読出
され、チヤンネルCH2の第1番目のデータが主メモリ
のアドレスEA2に記憶される。以下、第1番目のデ゛
一タが上記チヤンネル毎に指定された主メモリのアドレ
スに順次記憶される。この第1回目のデ゛一タの記憶が
終了した段階では、FIFOl9の内容は、第5図の上
部ワードからEAm+1,EAm/1+1,・・・・・
・EAi+1,・・・・・・,EA2+1,EA1+1
となる。各チヤンネル毎の2番目のデータは、今度はこ
のFIFOl9の設定アドレスに従つて主メモリに順次
記憶される。かかる経過を経て主メモリに記憶されたデ
ータは第7図に示すようになる。第8図は、FIFOl
9のデータの変化過程を示している。最終的には、EA
l+N,EA2+N,EAi+N,・・・・・・,EA
!11+nとなり、このアドレスに従つたデータ記憶が
なされる。以上の実施例によれば各入カチヤンネルの時
系列データが、主メモリ内において各チヤンネル毎にプ
ロツク化され、時系列データ順に格納されているため、
従来技術では必須のデータ編集操作の処理が、本発明に
於ては不必要となり、処理性能の向上に効果は大であり
、特に、振動台制御、振動計測、サイクリツタ デイジ
タル テレメータ入出力制御の如き、入出力の時間的制
約の大きいシステムに適用して効果は顕著である。
以上の実施例では、多チヤンネル時系列データの入力シ
ステムについて説明したが、出力システムについても全
く同様で゛あることは明らかで゛ある。
ステムについて説明したが、出力システムについても全
く同様で゛あることは明らかで゛ある。
更に、アドレス更新の仕方として、アドレスにプラス1
(+1)のAdd−1構成をとつたが、一般的には(+
1)以外の事例でもよい。要するにインクリメントする
ことになる。本発明によれば、データ編集の処理が不要
になり、データ処理速度の向上に効果を持つ。
(+1)のAdd−1構成をとつたが、一般的には(+
1)以外の事例でもよい。要するにインクリメントする
ことになる。本発明によれば、データ編集の処理が不要
になり、データ処理速度の向上に効果を持つ。
第1図は従来例を示す図、第2図A,bはそのタイムチ
ヤート、第3図は従来例の具体的回路図、第4図はその
際の主メモリ内でのデータ記憶構成図、第5図は本発明
の実施例図、第6図は本発明の実施例であるFIFOの
データ構成図、第7図はその際の主メモリのデ゛一タ記
憶図、第8図はFIFOのデータの流れを示す図である
。 13・・・データカウンタ、 9・・・フアストイン フアストアウトレジスタ。
ヤート、第3図は従来例の具体的回路図、第4図はその
際の主メモリ内でのデータ記憶構成図、第5図は本発明
の実施例図、第6図は本発明の実施例であるFIFOの
データ構成図、第7図はその際の主メモリのデ゛一タ記
憶図、第8図はFIFOのデータの流れを示す図である
。 13・・・データカウンタ、 9・・・フアストイン フアストアウトレジスタ。
Claims (1)
- 1 入出力デバイスと主メモリとの間に介在して中央処
理装置をぬきにして入出力デバイスと主メモリとの間で
データ交信を直接行わせてなるダイレクトメモリアクセ
ル制御装置に於いて、主メモリのアクセス用アドレスが
設定されるレジスタとしてファストインファストアウト
レジスタを設け、該レジスタに設定されたアドレスに従
つて主メモリのアクセスを行わせると共に、該レジスタ
から読出したアドレスをインクリメントして再び上記レ
ジスタに記憶させ、以後のアクセスを順次行わせるよう
にしたダイレクトメモリアクセス制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53101824A JPS5953565B2 (ja) | 1978-08-23 | 1978-08-23 | ダイレクトメモリアクセス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53101824A JPS5953565B2 (ja) | 1978-08-23 | 1978-08-23 | ダイレクトメモリアクセス制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5530707A JPS5530707A (en) | 1980-03-04 |
JPS5953565B2 true JPS5953565B2 (ja) | 1984-12-26 |
Family
ID=14310852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53101824A Expired JPS5953565B2 (ja) | 1978-08-23 | 1978-08-23 | ダイレクトメモリアクセス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5953565B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60168256A (ja) * | 1984-02-10 | 1985-08-31 | Hitachi Ltd | 多種ダイレクトメモリアクセスアドレス管理方式 |
JPH0644258B2 (ja) * | 1984-02-29 | 1994-06-08 | 株式会社日立製作所 | Dma転送先バッファ設定方式 |
JPS60183665A (ja) * | 1984-03-02 | 1985-09-19 | Hitachi Ltd | Dma転送システム |
JPS60183666A (ja) * | 1984-03-02 | 1985-09-19 | Hitachi Ltd | Dma転送制御方式 |
-
1978
- 1978-08-23 JP JP53101824A patent/JPS5953565B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5530707A (en) | 1980-03-04 |
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