JP2531207B2 - チャネル装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はチャネル装置に関し、特に、チャネルと主記
憶装置との間のデータ転送が複数バイト単位で行なわ
れ、チャネルと入出力装置との間のデータ転送がバイト
単位で行なわれるバイトマルチプレクサチャネル装置に
関する。
憶装置との間のデータ転送が複数バイト単位で行なわ
れ、チャネルと入出力装置との間のデータ転送がバイト
単位で行なわれるバイトマルチプレクサチャネル装置に
関する。
通常、チャネルと入出力装置との間でデータの転送を
行なう場合には、まず、CPUからの入出力命令によりチ
ャネルおよび入出力装置が起動され、次に、チャネルが
CPUと並行して動作してチャネルと入出力装置および主
記憶装置との間で所定のシーケンスでデータ転送処理が
行なわれる。上述したバイトマルチプレクサチャネル装
置は、読出系データ転送時において、入出力装置から１
バイトずつデータを読出して一時的に格納し、複数バイ
トのデータごとに主記憶装置に転送するが、このデータ
の転送は、複数のステップからなる一連の処理を所定の
シーケンスで実行することにより行なわれる。このた
め、入出力装置から出力された複数バイトのデータを全
て主記憶装置に転送するためには、そのバイト数分だ
け、上述した所定のシーケンスで行なわれる一連の処理
を繰返す必要がある。従来のバイトマルチプレクサチャ
ネル装置は、一回の一連の処理ごとに、主記憶装置に対
してデータの格納を要求するメモリストア要求を出す構
成となっていた。
行なう場合には、まず、CPUからの入出力命令によりチ
ャネルおよび入出力装置が起動され、次に、チャネルが
CPUと並行して動作してチャネルと入出力装置および主
記憶装置との間で所定のシーケンスでデータ転送処理が
行なわれる。上述したバイトマルチプレクサチャネル装
置は、読出系データ転送時において、入出力装置から１
バイトずつデータを読出して一時的に格納し、複数バイ
トのデータごとに主記憶装置に転送するが、このデータ
の転送は、複数のステップからなる一連の処理を所定の
シーケンスで実行することにより行なわれる。このた
め、入出力装置から出力された複数バイトのデータを全
て主記憶装置に転送するためには、そのバイト数分だ
け、上述した所定のシーケンスで行なわれる一連の処理
を繰返す必要がある。従来のバイトマルチプレクサチャ
ネル装置は、一回の一連の処理ごとに、主記憶装置に対
してデータの格納を要求するメモリストア要求を出す構
成となっていた。
上述した従来のバイトマルチプレクサチャネル装置
は、一回の一連の処理ごとに、主記憶装置に対してデー
タの格納を要求するメモリストア要求を出すため、主記
憶装置へのアクセス回数が増大し、バイトマルチプレク
サチャネルのデータ転送を高速に行うことができず、さ
らに、ブロックマルチプレクサチャネルやCPU等の他の
装置の処理を阻害するという欠点がある。
は、一回の一連の処理ごとに、主記憶装置に対してデー
タの格納を要求するメモリストア要求を出すため、主記
憶装置へのアクセス回数が増大し、バイトマルチプレク
サチャネルのデータ転送を高速に行うことができず、さ
らに、ブロックマルチプレクサチャネルやCPU等の他の
装置の処理を阻害するという欠点がある。
本発明のチャネル装置は、 入出力装置から出力され、前記主記憶装置に記憶され
るべきデータを複数バイト一時的に格納できるデータバ
ッファと、 該データバッファに格納されているデータを主記憶装
置内の領域に記憶することを要求するメモリストア要求
を、該主記憶装置に対して送出するメモリストア要求手
段と、 前記データバッファ中にデータが存在するか否か、お
よび前記チャネルと主記憶装置間のデータ転送単位以上
のバイト数のデータが存在するか否かを検出し、検出信
号を前記メモリストア要求回路に送出するデータ量検出
手段と、 CPUからの入出力命令によりバイトマルチプレクサチ
ャネル装置および入出力装置が起動され、続いてデータ
の出力が行なわれるべき入出力装置から所定のシーケン
スで処理を実行するための要求がバイトマルチプレクサ
チャネル装置に入力されこれが起動されると、該要求を
送出した入出力装置のデバイスアドレスを入出力アドレ
スとして取込み、一時的に保持する第１の入出力アドレ
ス保持手段と、 前記入出力装置からの要求によりバイトマルチプレク
サチャネル装置が起動された後に、前記第１の入出力ア
ドレス保持手段に保持されている入出力アドレスを取込
み、保持する第２の入出力アドレス保持手段と、 前記所定のシーケンスが終了し、続いて、データの出
力が行なわれるべき入出力装置から前記所定のシーケン
スで処理を実行するための要求がバイトマルチプレクサ
チャネル装置に入力されこれが起動されると、前記第１
の入出力アドレス保持手段に取込まれ、保持された入出
力アドレスと前記第２の入出力アドレス保持手段に保持
されている入出力アドレスとを比較してそれらの一致／
不一致を検出し、検出信号を前記メモリストア要求手段
に送出する入出力アドレス比較手段とを有し、 前記メモリストア要求手段は、前記データ量検出手段
からの検出信号によりデータバッファ内にチャネルと主
記憶装置間のデータ転送単位以上のデータが格納されて
いることが確認された場合、あるいは入出力アドレス比
較手段からの検出信号により不一致が確認され、かつ、
データバッファ内にデータが存在することが確認された
場合にメモリストア要求を送出するように構成されてい
る。
るべきデータを複数バイト一時的に格納できるデータバ
ッファと、 該データバッファに格納されているデータを主記憶装
置内の領域に記憶することを要求するメモリストア要求
を、該主記憶装置に対して送出するメモリストア要求手
段と、 前記データバッファ中にデータが存在するか否か、お
よび前記チャネルと主記憶装置間のデータ転送単位以上
のバイト数のデータが存在するか否かを検出し、検出信
号を前記メモリストア要求回路に送出するデータ量検出
手段と、 CPUからの入出力命令によりバイトマルチプレクサチ
ャネル装置および入出力装置が起動され、続いてデータ
の出力が行なわれるべき入出力装置から所定のシーケン
スで処理を実行するための要求がバイトマルチプレクサ
チャネル装置に入力されこれが起動されると、該要求を
送出した入出力装置のデバイスアドレスを入出力アドレ
スとして取込み、一時的に保持する第１の入出力アドレ
ス保持手段と、 前記入出力装置からの要求によりバイトマルチプレク
サチャネル装置が起動された後に、前記第１の入出力ア
ドレス保持手段に保持されている入出力アドレスを取込
み、保持する第２の入出力アドレス保持手段と、 前記所定のシーケンスが終了し、続いて、データの出
力が行なわれるべき入出力装置から前記所定のシーケン
スで処理を実行するための要求がバイトマルチプレクサ
チャネル装置に入力されこれが起動されると、前記第１
の入出力アドレス保持手段に取込まれ、保持された入出
力アドレスと前記第２の入出力アドレス保持手段に保持
されている入出力アドレスとを比較してそれらの一致／
不一致を検出し、検出信号を前記メモリストア要求手段
に送出する入出力アドレス比較手段とを有し、 前記メモリストア要求手段は、前記データ量検出手段
からの検出信号によりデータバッファ内にチャネルと主
記憶装置間のデータ転送単位以上のデータが格納されて
いることが確認された場合、あるいは入出力アドレス比
較手段からの検出信号により不一致が確認され、かつ、
データバッファ内にデータが存在することが確認された
場合にメモリストア要求を送出するように構成されてい
る。
複数の入出力装置から出力されたデータを主記憶装置
に記憶させる場合、通常、主記憶装置におけるデータ格
納領域は、それらの入出力装置に対応して異なる領域に
設けられており、バイトマルチプレクサチャネル装置が
読出系データ転送（入出力装置からのデータを主記憶装
置に格納する転送）を行なっている場合に、データを出
力する入出力装置が異なるときは（すなわち、入出力ア
ドレス（デバイス番号）が異なるときは）、データバッ
ファ内にデータが残っていれば、そのつど主記憶装置に
対してメモリストア要求を出し、そのデータを対応する
主記憶装置内の領域に格納する必要があるが、同一の入
出力装置からのデータの読出しが連続し、かつデータバ
ッファ内に所定バイト数のデータが格納されていない場
合には、所定バイトのデータが蓄積されるまで、メモリ
ストア要求を送出することを要しない。このことに着目
し、データバッファ内に転送単位以上のデータが蓄積さ
れた時、あるいは入出力装置が不一致であり、かつ記憶
装置に記憶させるべきデータがデータバッファ内に存在
するときのみメモリストア要求を送出することにより、
メモリアクセス回数を減らすことができ、この結果、バ
イトマルチプレクサチャネルのデータ転送を高速化する
ことができ、あわせて他の装置における処理の遅延を防
止することができる。
に記憶させる場合、通常、主記憶装置におけるデータ格
納領域は、それらの入出力装置に対応して異なる領域に
設けられており、バイトマルチプレクサチャネル装置が
読出系データ転送（入出力装置からのデータを主記憶装
置に格納する転送）を行なっている場合に、データを出
力する入出力装置が異なるときは（すなわち、入出力ア
ドレス（デバイス番号）が異なるときは）、データバッ
ファ内にデータが残っていれば、そのつど主記憶装置に
対してメモリストア要求を出し、そのデータを対応する
主記憶装置内の領域に格納する必要があるが、同一の入
出力装置からのデータの読出しが連続し、かつデータバ
ッファ内に所定バイト数のデータが格納されていない場
合には、所定バイトのデータが蓄積されるまで、メモリ
ストア要求を送出することを要しない。このことに着目
し、データバッファ内に転送単位以上のデータが蓄積さ
れた時、あるいは入出力装置が不一致であり、かつ記憶
装置に記憶させるべきデータがデータバッファ内に存在
するときのみメモリストア要求を送出することにより、
メモリアクセス回数を減らすことができ、この結果、バ
イトマルチプレクサチャネルのデータ転送を高速化する
ことができ、あわせて他の装置における処理の遅延を防
止することができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のバイトマルチプレクサチャネル装置
の一実施例を用いた情報処理システムのブロック図、第
２図は第１図のバイトマルチプレクサチャネル装置の読
出系データ転送時における動作シーケンスを示すタイミ
ングチャートである。
の一実施例を用いた情報処理システムのブロック図、第
２図は第１図のバイトマルチプレクサチャネル装置の読
出系データ転送時における動作シーケンスを示すタイミ
ングチャートである。
本実施例のバイトマルチプレクサチャネル装置３は、
主記憶装置４と入出力制御装置２および複数の入出力装
置1a〜1mとの間に設けられており、読出系データ転送時
においてメモリストア要求を主記憶装置４へ送出するメ
モリストア要求回路10と、各入出力装置1a〜1mから出力
され、バス11を介して送られてくる１バイトのデータを
格納し、上述のメモリストア要求に対応して所定のバイ
ト数単位（本実施例では８バイトとする）で、バス13を
介して主記憶装置４へ転送するデータバッファ７と、デ
ータバッファ７内のデータ量を検出し、データ量が８バ
イト以上のときに所定バイト数のデータ蓄積検出信号14
をオンさせ、データが存在するとき（空でないとき）に
データ存在検出信号15をオンさせるデータ量検出回路８
と、前回のシーケンスでデータを出力した入出力装置の
デバイス番号（入出力アドレス）を保持する第２の入出
力アドレスレジスタ６と、今回のシーケンスでデータを
出力する入出力装置の入出力アドレス（バス12を介して
入力される）を保持する第１の入出力アドレスレジスタ
５と、第１および第２の入出力アドレスレジスタ5,6に
保持されているそれぞれの入出力アドレスを比較し、不
一致のとき不一致検出信号16をオンさせる入出力アドレ
ス比較回路９とを有している。
主記憶装置４と入出力制御装置２および複数の入出力装
置1a〜1mとの間に設けられており、読出系データ転送時
においてメモリストア要求を主記憶装置４へ送出するメ
モリストア要求回路10と、各入出力装置1a〜1mから出力
され、バス11を介して送られてくる１バイトのデータを
格納し、上述のメモリストア要求に対応して所定のバイ
ト数単位（本実施例では８バイトとする）で、バス13を
介して主記憶装置４へ転送するデータバッファ７と、デ
ータバッファ７内のデータ量を検出し、データ量が８バ
イト以上のときに所定バイト数のデータ蓄積検出信号14
をオンさせ、データが存在するとき（空でないとき）に
データ存在検出信号15をオンさせるデータ量検出回路８
と、前回のシーケンスでデータを出力した入出力装置の
デバイス番号（入出力アドレス）を保持する第２の入出
力アドレスレジスタ６と、今回のシーケンスでデータを
出力する入出力装置の入出力アドレス（バス12を介して
入力される）を保持する第１の入出力アドレスレジスタ
５と、第１および第２の入出力アドレスレジスタ5,6に
保持されているそれぞれの入出力アドレスを比較し、不
一致のとき不一致検出信号16をオンさせる入出力アドレ
ス比較回路９とを有している。
メモリストア要求回路10は、入出力アドレスが不一致
でデータバッファ７が空の状態ではないとき（検出信号
16,15が共にオン状態のとき）、あるいはデータバッフ
ァ７内のデータが８バイト以上のとき（検出信号14がオ
ンのとき）にメモリストア要求を送出するように構成さ
れている。また、主記憶装置４には各入出力装置1a〜1m
に対応して、転送データを格納するための領域が設けら
れている。入出力制御装置２はバイトマルチプレクサチ
ャネル装置３と各入出力装置1a〜1mとの間の入出力動作
シーケンスを制御し、入出力制御装置２と各入出力装置
1a〜1m間のデータ転送は、それぞれデバイスインタフェ
ースCH1〜CHmを介して行なわれる。
でデータバッファ７が空の状態ではないとき（検出信号
16,15が共にオン状態のとき）、あるいはデータバッフ
ァ７内のデータが８バイト以上のとき（検出信号14がオ
ンのとき）にメモリストア要求を送出するように構成さ
れている。また、主記憶装置４には各入出力装置1a〜1m
に対応して、転送データを格納するための領域が設けら
れている。入出力制御装置２はバイトマルチプレクサチ
ャネル装置３と各入出力装置1a〜1mとの間の入出力動作
シーケンスを制御し、入出力制御装置２と各入出力装置
1a〜1m間のデータ転送は、それぞれデバイスインタフェ
ースCH1〜CHmを介して行なわれる。
次に、本実施例の読出系動作を説明する。
まず、CPU（不図示）からの入出力命令によりバイト
マルチプレクサチャネル装置3,入出力制御装置2,入出力
装置1a〜1mが起動されると、バイトマルチプレクサチャ
ネル装置３はCPUと並行して動作し、データ転送処理を
実行する。いま、データバッファ７は空の状態であると
すると、まず、複数の入出力装置1a〜1mのうちのデータ
を出力しようとする入出力装置（本実施例では1aとす
る）がバイトマルチプレクサチャネル装置３に対し、デ
ータ転送のための一連のシーケンス処理を要求するリク
エストイン信号を送出する。バイトマルチプレクサチャ
ネル装置３はこのリクエストイン信号を受信すると、こ
れに応答してホールドアウト信号およびセレクトアウト
信号を送出し、これらを受信した入出力装置1aはオペレ
ーショナルイン信号を発する。続いて、時刻t1におい
て、アドレスイン信号とともに入出力アドレスがバス12
を介してバイトマルチプレクサチャネル装置３に入力さ
れ、このアドレス信号は第１の入出力アドレスレジスタ
５に格納され、これに対応して入出力アドレスを受信し
たことを示すコマンドアウト信号が発せられる。このと
き、前回の一連のシーケンス処理時に第１の入出力アド
レスレジスタ５に保持された入出力アドレスは第２の入
出力アドレスレジスタ６に格納されている。次に、入出
力アドレス比較回路９は、第１および第２の入出力アド
レスレジスタ5,6に保持されている入出力アドレスを比
較し、それらの一致／不一致を検出する。いま、仮に不
一致であったとすると、不一致検出信号16がオン状態と
なるが、データバッファ７は空であり、データ存在検出
信号15はオフしているためにメモリストア要求は送出さ
れない。この後、第１の入出力アドレスレジスタ５内の
アドレスは第２の入出力アドレスレジスタ６に格納され
る。続いて、時刻t2において入出力装置1aからサービス
イン信号と同時にデータが出力されると、このデータは
データバッファ７内に格納され、時刻t3においてサービ
スアウト信号が入出力装置1aに送出されて一連のシーケ
ンスは一旦終了する。この状態では、データバッファ７
内には１バイトのデータしか格納されていないので、デ
ータ量検出回路８の所定バイト数のデータ蓄積検出信号
14はオフ状態となっており、メモリストア要求は送出さ
れない。
マルチプレクサチャネル装置3,入出力制御装置2,入出力
装置1a〜1mが起動されると、バイトマルチプレクサチャ
ネル装置３はCPUと並行して動作し、データ転送処理を
実行する。いま、データバッファ７は空の状態であると
すると、まず、複数の入出力装置1a〜1mのうちのデータ
を出力しようとする入出力装置（本実施例では1aとす
る）がバイトマルチプレクサチャネル装置３に対し、デ
ータ転送のための一連のシーケンス処理を要求するリク
エストイン信号を送出する。バイトマルチプレクサチャ
ネル装置３はこのリクエストイン信号を受信すると、こ
れに応答してホールドアウト信号およびセレクトアウト
信号を送出し、これらを受信した入出力装置1aはオペレ
ーショナルイン信号を発する。続いて、時刻t1におい
て、アドレスイン信号とともに入出力アドレスがバス12
を介してバイトマルチプレクサチャネル装置３に入力さ
れ、このアドレス信号は第１の入出力アドレスレジスタ
５に格納され、これに対応して入出力アドレスを受信し
たことを示すコマンドアウト信号が発せられる。このと
き、前回の一連のシーケンス処理時に第１の入出力アド
レスレジスタ５に保持された入出力アドレスは第２の入
出力アドレスレジスタ６に格納されている。次に、入出
力アドレス比較回路９は、第１および第２の入出力アド
レスレジスタ5,6に保持されている入出力アドレスを比
較し、それらの一致／不一致を検出する。いま、仮に不
一致であったとすると、不一致検出信号16がオン状態と
なるが、データバッファ７は空であり、データ存在検出
信号15はオフしているためにメモリストア要求は送出さ
れない。この後、第１の入出力アドレスレジスタ５内の
アドレスは第２の入出力アドレスレジスタ６に格納され
る。続いて、時刻t2において入出力装置1aからサービス
イン信号と同時にデータが出力されると、このデータは
データバッファ７内に格納され、時刻t3においてサービ
スアウト信号が入出力装置1aに送出されて一連のシーケ
ンスは一旦終了する。この状態では、データバッファ７
内には１バイトのデータしか格納されていないので、デ
ータ量検出回路８の所定バイト数のデータ蓄積検出信号
14はオフ状態となっており、メモリストア要求は送出さ
れない。
次のシーケンスでも、上述した一連のシーケンス処理
が繰返される。すなわち、再び、入出力装置1aからリク
エストイン信号が送出され、一連のシーケンスが開始さ
れると、入出力アドレス比較回路９による第１および第
２の入出力アドレスレジスタ5,6の入出力アドレスの比
較ステップにおいて両アドレスの一致が検出され、検出
信号16はオフし、データ量検出信号14もオフのままなの
でメモリストア要求は送出されない。続いて上述したシ
ーケンスが続行され、終了する。
が繰返される。すなわち、再び、入出力装置1aからリク
エストイン信号が送出され、一連のシーケンスが開始さ
れると、入出力アドレス比較回路９による第１および第
２の入出力アドレスレジスタ5,6の入出力アドレスの比
較ステップにおいて両アドレスの一致が検出され、検出
信号16はオフし、データ量検出信号14もオフのままなの
でメモリストア要求は送出されない。続いて上述したシ
ーケンスが続行され、終了する。
この後、さらに入出力装置1aからのデータ出力が６回
繰返されると、６回目のシーケンスで入出力装置1aから
のデータがデータバッファ７内に格納された時点で、デ
ータバッファ７内のデータ量は８バイトとなる。このた
め、データ量検出回路８の所定バイト数のデータ蓄積検
出信号14がオンし、これを受けて、メモリストア要求回
路10はメモリストア要求を主記憶装置４に出力し、続い
て、データバッファ７内の８バイトのデータを主記憶装
置４に格納する。次に、入出力アドレスが一致する一連
のシーケンスが数回繰返され、データバッファ７内に８
バイトに満たない数バイトのデータが蓄えられていると
する。その状態で、今までデータを出力していた入出力
装置と異なる入出力装置（仮に、1mとする）からのデー
タ転送を行なうシーケンスが生じたとする。この場合、
入出力アドレスが一致しないので入出力アドレス比較回
路９の不一致検出信号がオンし、また、データバッファ
７内には数バイトのデータが蓄えられているためにデー
タ量検出回路８のデータ存在検出信号15がオンしてい
る。ゆえに、メモリストア要求回路10はメモリストア要
求を送出し、データバッファ７内の数バイトデータは主
記憶装置４内の所定領域に格納される。こうして、デー
タバッファ７が空になった後に、バイトマルチプレクサ
チャネル装置３は入出力装置1mから送られてくるデータ
をデータバッファ７内に格納し、サービスアウト信号を
送出して一連のシーケンスは一旦終了する。
繰返されると、６回目のシーケンスで入出力装置1aから
のデータがデータバッファ７内に格納された時点で、デ
ータバッファ７内のデータ量は８バイトとなる。このた
め、データ量検出回路８の所定バイト数のデータ蓄積検
出信号14がオンし、これを受けて、メモリストア要求回
路10はメモリストア要求を主記憶装置４に出力し、続い
て、データバッファ７内の８バイトのデータを主記憶装
置４に格納する。次に、入出力アドレスが一致する一連
のシーケンスが数回繰返され、データバッファ７内に８
バイトに満たない数バイトのデータが蓄えられていると
する。その状態で、今までデータを出力していた入出力
装置と異なる入出力装置（仮に、1mとする）からのデー
タ転送を行なうシーケンスが生じたとする。この場合、
入出力アドレスが一致しないので入出力アドレス比較回
路９の不一致検出信号がオンし、また、データバッファ
７内には数バイトのデータが蓄えられているためにデー
タ量検出回路８のデータ存在検出信号15がオンしてい
る。ゆえに、メモリストア要求回路10はメモリストア要
求を送出し、データバッファ７内の数バイトデータは主
記憶装置４内の所定領域に格納される。こうして、デー
タバッファ７が空になった後に、バイトマルチプレクサ
チャネル装置３は入出力装置1mから送られてくるデータ
をデータバッファ７内に格納し、サービスアウト信号を
送出して一連のシーケンスは一旦終了する。
以上説明したように本発明は、バイトマルチプレクサ
チャネル装置の読出系データ転送時において、前回のシ
ーケンスにおける入出力装置と異なる入出力装置からの
データ転送を行なう場合で、かつデータバッファ内に転
送すべきデータが残っている場合、あるいはデータバッ
ファ内にチャネルと主記憶装置との間のデータ転送単位
以上のバイト数のデータが蓄えられた場合にのみメモリ
ストア要求を送出する構成とすることにより、マモリア
クセス回数を減らし、バイトマルチプレクサチャネル装
置の転送を高速に行なうとともに、他の装置の処理も高
速化できるという効果がある。
チャネル装置の読出系データ転送時において、前回のシ
ーケンスにおける入出力装置と異なる入出力装置からの
データ転送を行なう場合で、かつデータバッファ内に転
送すべきデータが残っている場合、あるいはデータバッ
ファ内にチャネルと主記憶装置との間のデータ転送単位
以上のバイト数のデータが蓄えられた場合にのみメモリ
ストア要求を送出する構成とすることにより、マモリア
クセス回数を減らし、バイトマルチプレクサチャネル装
置の転送を高速に行なうとともに、他の装置の処理も高
速化できるという効果がある。
第１図は本発明のバイトマルチプレクサチャネル装置の
一実施例を用いた情報処理システムのブロック図、第２
図は第１図のバイトマルチプレクサチャネル装置の読出
系データ転送時における動作シーケンスを示すタイミン
グチャートである。 1a〜1m……入出力装置、２……入出力制御装置、３……
バイトマルチプレクサチャネル装置、４……主記憶装
置、５……第１の入出力アドレスレジスタ、６……第２
の入出力アドレスレジスタ、７……データバッファ、８
……データ量検出回路、９……入出力アドレス比較回
路、10……メモリストア要求回路、11,12,13……出力バ
ス、14……所定バイト数のデータ蓄積検出信号、15……
データ存在検出信号、16……入出力アドレス不一致検出
信号、CH1〜CHm……デバイスインタフェース。
一実施例を用いた情報処理システムのブロック図、第２
図は第１図のバイトマルチプレクサチャネル装置の読出
系データ転送時における動作シーケンスを示すタイミン
グチャートである。 1a〜1m……入出力装置、２……入出力制御装置、３……
バイトマルチプレクサチャネル装置、４……主記憶装
置、５……第１の入出力アドレスレジスタ、６……第２
の入出力アドレスレジスタ、７……データバッファ、８
……データ量検出回路、９……入出力アドレス比較回
路、10……メモリストア要求回路、11,12,13……出力バ
ス、14……所定バイト数のデータ蓄積検出信号、15……
データ存在検出信号、16……入出力アドレス不一致検出
信号、CH1〜CHm……デバイスインタフェース。
Claims (1)
- 【請求項１】チャネルと主記憶装置との間のデータ転送
が複数バイト単位で行なわれ、チャネルと入出力装置と
の間のデータ転送がバイト単位で行なわれるバイトマル
チプレクサチャネル装置において、 前記入出力装置から出力され、前記主記憶装置に記憶さ
れるべきデータを複数バイト一時的に格納できるデータ
バッファと、 該データバッファに格納されているデータを主記憶装置
内の領域に記憶することを要求するメモリストア要求
を、該主記憶装置に対して送出するメモリストア要求手
段と、 前記データバッファ中にデータが存在するか否か、およ
び前記チャネルと主記憶装置間のデータ転送単位以上の
バイト数のデータが存在するか否かを検出し、検出信号
を前記メモリストア要求回路に送出するデータ量検出手
段と、 CPUからの入出力命令によりバイトマルチプレクサチャ
ネル装置および入出力装置が起動され、続いてデータの
出力が行なわれるべき入出力装置から所定のシーケンス
で処理を実行するための要求がバイトマルチプレクサチ
ャネル装置に入力されこれが起動されると、該要求を送
出した入出力装置のデバイスアドレスを入出力アドレス
として取込み、一時的に保持する第１の入出力アドレス
保持手段と、 前記入出力装置からの要求によりバイトマルチプレクサ
チャネル装置が起動された後に、前記第１の入出力アド
レス保持手段に保持されている入出力アドレスを取込
み、保持する第２の入出力アドレス保持手段と、 前記所定のシーケンスが終了し、続いて、データの出力
が行なわれるべき入出力装置から前記所定のシーケンス
で処理を実行するための要求がバイトマルチプレクサチ
ャネル装置に入力されこれが起動されると、前記第１の
入出力アドレス保持手段に取込まれ、保持された入出力
アドレスと前記第２の入出力アドレス保持手段に保持さ
れている入出力アドレスとを比較してそれらの一致／不
一致を検出し、検出信号を前記メモリストア要求手段に
送出する入出力アドレス比較手段とを有し、 前記メモリストア要求手段は、前記データ量検出手段か
らの検出信号によりデータバッファ内にチャネルと主記
憶装置間のデータ転送単位以上のデータが格納されてい
ることが確認された場合、あるいは入出力アドレス比較
手段からの検出信号により不一致が確認され、かつ、デ
ータバッファ内にデータが存在することが確認された場
合にメモリストア要求を送出するように構成されている
ことを特徴とするバイトマルチプレクサチャネル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299123A JP2531207B2 (ja) | 1987-11-26 | 1987-11-26 | チャネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299123A JP2531207B2 (ja) | 1987-11-26 | 1987-11-26 | チャネル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140259A JPH01140259A (ja) | 1989-06-01 |
| JP2531207B2 true JP2531207B2 (ja) | 1996-09-04 |
Family
ID=17868418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62299123A Expired - Fee Related JP2531207B2 (ja) | 1987-11-26 | 1987-11-26 | チャネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531207B2 (ja) |
-
1987
- 1987-11-26 JP JP62299123A patent/JP2531207B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01140259A (ja) | 1989-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |