JP3376301B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3376301B2 JP3376301B2 JP34562498A JP34562498A JP3376301B2 JP 3376301 B2 JP3376301 B2 JP 3376301B2 JP 34562498 A JP34562498 A JP 34562498A JP 34562498 A JP34562498 A JP 34562498A JP 3376301 B2 JP3376301 B2 JP 3376301B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- word lines
- word
- transistors
- selection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、例えばダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）当の半導
体記憶装置に係わり、特に、ワード線を複数に分割して
駆動する分割駆動方式の駆動回路に関する。
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）当の半導
体記憶装置に係わり、特に、ワード線を複数に分割して
駆動する分割駆動方式の駆動回路に関する。
【０００２】
【従来の技術】例えばＤＲＡＭ等の記憶容量が大きくな
り、複数のメモリセルが配列されたメモリセルアレイの
大きさが大きくなると、メモリセルを選択するワード線
の長さも長くなる。この長いワード線は大きな時定数を
有するため、メモリセルアレイの一個所から駆動する
と、ワード線の立ち上げに長時間を要する。これを解決
する一つの方法として、ワード線を複数に分割して駆動
する分割ワード線駆動方式が開発されている。
り、複数のメモリセルが配列されたメモリセルアレイの
大きさが大きくなると、メモリセルを選択するワード線
の長さも長くなる。この長いワード線は大きな時定数を
有するため、メモリセルアレイの一個所から駆動する
と、ワード線の立ち上げに長時間を要する。これを解決
する一つの方法として、ワード線を複数に分割して駆動
する分割ワード線駆動方式が開発されている。
【０００３】図1０は、例えば２５６ＭビットＤＲＡＭ
などに適用される一般的な分割ワード線駆動方式を示し
ている。メモリセルアレイ（ＭＣＡ）１０１ａ…１０１
ｄは図示せぬ複数のメモリセルと、これらメモリセルを
選択するワード線及びビット線とを有している。これら
メモリセルアレイ１０１ａ…１０１ｄ上には複数の主ワ
ード線／ＭＷＬ（／は反転信号を示す）が配置されてい
る。これら主ワード線／ＭＷＬは主ローデコーダ（ＭＲ
ＤＣ）１０２により選択される。各メモリセルアレイ１
０１ａ…１０１ｄのワード線／ＭＷＬ方向両側にはメモ
リセルアレイ内のワード線を駆動するワード線駆動回路
（ＷＬＤＲＶ）１０３ａ…１０３ｅが配置され、これら
ワード線駆動回路１０３ａ…１０３ｅには副ローデコー
ダ（ＳＲＤＣ）１０４ａ…１０４ｅがそれぞれ接続され
ている。これら副ローデコーダ１０４ａ…１０４ｅは複
数のワード線駆動電圧ＷＤＲＶｉ、／ＷＤＲＶｉを選択
的に出力し、前記ワード線駆動回路１０３ａ…１０３ｅ
に供給する。
などに適用される一般的な分割ワード線駆動方式を示し
ている。メモリセルアレイ（ＭＣＡ）１０１ａ…１０１
ｄは図示せぬ複数のメモリセルと、これらメモリセルを
選択するワード線及びビット線とを有している。これら
メモリセルアレイ１０１ａ…１０１ｄ上には複数の主ワ
ード線／ＭＷＬ（／は反転信号を示す）が配置されてい
る。これら主ワード線／ＭＷＬは主ローデコーダ（ＭＲ
ＤＣ）１０２により選択される。各メモリセルアレイ１
０１ａ…１０１ｄのワード線／ＭＷＬ方向両側にはメモ
リセルアレイ内のワード線を駆動するワード線駆動回路
（ＷＬＤＲＶ）１０３ａ…１０３ｅが配置され、これら
ワード線駆動回路１０３ａ…１０３ｅには副ローデコー
ダ（ＳＲＤＣ）１０４ａ…１０４ｅがそれぞれ接続され
ている。これら副ローデコーダ１０４ａ…１０４ｅは複
数のワード線駆動電圧ＷＤＲＶｉ、／ＷＤＲＶｉを選択
的に出力し、前記ワード線駆動回路１０３ａ…１０３ｅ
に供給する。
【０００４】上記構成の分割ワード線駆動方式は、ワー
ド線を複数の主ワード線／ＭＷＬと複数のワード線ＷＬ
とに階層化し、主ローデコーダ１０２により１本の主ワ
ード線／ＭＷＬを選択する。ワード線ドライバ１０３ａ
…１０３ｅは、この選択された１本の主ワード線／ＭＷ
Ｌに接続される複数のワード線の１本に、副ローデコー
ダ１０４ａ…１０４ｅから供給されるワード線駆動信号
ＷＤＲＶを供給する。
ド線を複数の主ワード線／ＭＷＬと複数のワード線ＷＬ
とに階層化し、主ローデコーダ１０２により１本の主ワ
ード線／ＭＷＬを選択する。ワード線ドライバ１０３ａ
…１０３ｅは、この選択された１本の主ワード線／ＭＷ
Ｌに接続される複数のワード線の１本に、副ローデコー
ダ１０４ａ…１０４ｅから供給されるワード線駆動信号
ＷＤＲＶを供給する。
【０００５】
【発明が解決しようとする課題】図１１は、上記ワード
線駆動回路（ＷＬＤＲＶ）の一例を示している。このワ
ード線駆動回路は副ローデコーダから供給される例えば
4つのワード線駆動電圧ＷＤＲＶ０…ＷＤＲＶ３を選択
的に出力する場合を示している。インバータ回路ＩＶ０
…ＩＶ３の入力端は前記主ワード線／ＭＷＬが接続さ
れ、出力端にはワード線ＷＬ０…ＷＬ３が接続されてい
る。これらワード線ＷＬ０…ＷＬ３と接地間にはそれぞ
れＮチャネルトランジスタ１０５ａ、１０５ｂ…１０５
ｄが接続されている。前記インバータ回路を構成するＰ
チャネルトランジスタのソースには、ワード線駆動電圧
ＷＤＲＶ０…ＷＤＲＶ３が選択的に供給され、前記トラ
ンジスタ１０５ａ…１０５ｄのゲートには反転されたワ
ード線駆動電圧／ＷＤＲＶ０…／ＷＤＲＶ３が選択的に
供給される。
線駆動回路（ＷＬＤＲＶ）の一例を示している。このワ
ード線駆動回路は副ローデコーダから供給される例えば
4つのワード線駆動電圧ＷＤＲＶ０…ＷＤＲＶ３を選択
的に出力する場合を示している。インバータ回路ＩＶ０
…ＩＶ３の入力端は前記主ワード線／ＭＷＬが接続さ
れ、出力端にはワード線ＷＬ０…ＷＬ３が接続されてい
る。これらワード線ＷＬ０…ＷＬ３と接地間にはそれぞ
れＮチャネルトランジスタ１０５ａ、１０５ｂ…１０５
ｄが接続されている。前記インバータ回路を構成するＰ
チャネルトランジスタのソースには、ワード線駆動電圧
ＷＤＲＶ０…ＷＤＲＶ３が選択的に供給され、前記トラ
ンジスタ１０５ａ…１０５ｄのゲートには反転されたワ
ード線駆動電圧／ＷＤＲＶ０…／ＷＤＲＶ３が選択的に
供給される。
【０００６】主ローデコーダにより選択された１本の主
ワード線／ＭＷＬのみがローレベルとなり、非選択の主
ワード線／ＭＷＬはハイレベルとなる。非選択の主ワー
ド線／ＭＷＬに接続されたワード線駆動回路の各インバ
ータ回路はＮチャネルトランジスタがオン状態となり、
出力信号がローレベルとなる。このため、これらインバ
ータ回路の出力端に接続されたワード線は接地レベルと
なる。
ワード線／ＭＷＬのみがローレベルとなり、非選択の主
ワード線／ＭＷＬはハイレベルとなる。非選択の主ワー
ド線／ＭＷＬに接続されたワード線駆動回路の各インバ
ータ回路はＮチャネルトランジスタがオン状態となり、
出力信号がローレベルとなる。このため、これらインバ
ータ回路の出力端に接続されたワード線は接地レベルと
なる。
【０００７】一方、選択された主ワード線／ＭＷＬに接
続されたワード線駆動回路の各インバータ回路はＰチャ
ネルトランジスタがオン状態となる。副ローデコーダは
ワード線駆動電圧ＷＤＲＶｉのうちの一つをハイレベル
とするため、このハイレベルのワード線駆動電圧ＷＤＲ
Ｖｉが供給されるインバータ回路により、１本のワード
線が駆動される。このとき、他のワード線はワード線駆
動電圧／ＷＤＲＶｉがハイレベルであるため、トランジ
スタ１０５ａ…１０５ｄのいずれかがオンしてワード線
は接地レベルとされる。例えばワード線駆動電圧ＷＤＲ
Ｖ０がハイレベルである場合、ワード線ＷＬ０が選択さ
れ、残りのワード線ＷＬ１…ＷＬ３はワード線駆動電圧
／ＷＤＲＶ１…／ＷＤＲＶ３がハイレベルであるため、
トランジスタ１０５ｂ…１０５ｄがオンし、接地レベル
とされる。
続されたワード線駆動回路の各インバータ回路はＰチャ
ネルトランジスタがオン状態となる。副ローデコーダは
ワード線駆動電圧ＷＤＲＶｉのうちの一つをハイレベル
とするため、このハイレベルのワード線駆動電圧ＷＤＲ
Ｖｉが供給されるインバータ回路により、１本のワード
線が駆動される。このとき、他のワード線はワード線駆
動電圧／ＷＤＲＶｉがハイレベルであるため、トランジ
スタ１０５ａ…１０５ｄのいずれかがオンしてワード線
は接地レベルとされる。例えばワード線駆動電圧ＷＤＲ
Ｖ０がハイレベルである場合、ワード線ＷＬ０が選択さ
れ、残りのワード線ＷＬ１…ＷＬ３はワード線駆動電圧
／ＷＤＲＶ１…／ＷＤＲＶ３がハイレベルであるため、
トランジスタ１０５ｂ…１０５ｄがオンし、接地レベル
とされる。
【０００８】上記のように、従来のワード線駆動回路
は、ワード線駆動電圧ＷＤＲＶとこの相補レベルの／Ｗ
ＤＲＶを必要としている。このため、副ローデコーダの
回路規模が大きくなるとともに、ワード線駆動回路に配
置される信号線の数が多くなるため、大きなレイアウト
面積を必要とする。
は、ワード線駆動電圧ＷＤＲＶとこの相補レベルの／Ｗ
ＤＲＶを必要としている。このため、副ローデコーダの
回路規模が大きくなるとともに、ワード線駆動回路に配
置される信号線の数が多くなるため、大きなレイアウト
面積を必要とする。
【０００９】また、上記従来のワード線駆動回路は、ワ
ード線を駆動する際ノイズを発生するという問題を有し
ている。以下、これについて説明する。
ード線を駆動する際ノイズを発生するという問題を有し
ている。以下、これについて説明する。
【００１０】図１２は、ワード線とビット線の関係を示
しており、図１０と同一部分には同一符号を付す。メモ
リセルアレイ１０１ａ、１０１ｂに配置された複数のワ
ード線ＷＬはメモリセルアレイ１０１ａ、１０１ｂの両
側に配置されたワード線駆動回路１０３ａ、１０３ｂ、
１０３ｃに交互に接続され、これらワード線駆動回路１
０３ａ、１０３ｂ、１０３ｃにより駆動可能とされてい
る。このような構成とすることにより、ワード線駆動回
路を構成する回路素子のレイアウトピッチを十分に確保
できる。前記ワード線ＷＬに交差して配置された複数の
ビット線対ＢＬ、／ＢＬにはビット線に読み出された電
位を検出するセンスアンプ（Ｓ／Ａ）１２０ａ、１２０
ｂが接続されている。
しており、図１０と同一部分には同一符号を付す。メモ
リセルアレイ１０１ａ、１０１ｂに配置された複数のワ
ード線ＷＬはメモリセルアレイ１０１ａ、１０１ｂの両
側に配置されたワード線駆動回路１０３ａ、１０３ｂ、
１０３ｃに交互に接続され、これらワード線駆動回路１
０３ａ、１０３ｂ、１０３ｃにより駆動可能とされてい
る。このような構成とすることにより、ワード線駆動回
路を構成する回路素子のレイアウトピッチを十分に確保
できる。前記ワード線ＷＬに交差して配置された複数の
ビット線対ＢＬ、／ＢＬにはビット線に読み出された電
位を検出するセンスアンプ（Ｓ／Ａ）１２０ａ、１２０
ｂが接続されている。
【００１１】センスアンプによりメモリセルからの信号
を増幅した時、ビット線対ＢＬ、／ＢＬはハイレベルと
ローレベルのいずれかになるため、ビット線対ＢＬ、／
ＢＬの電位差は大きくなる。また、ビット線ＢＬとワー
ド線ＷＬには必ずカップリング容量がある。ワード線Ｗ
Ｌとビット線対ＢＬ、／ＢＬのカップリング容量は、ワ
ード線ＷＬにより選択されたメモリセルがビット線に接
続された場合のほうが、メモリセルがビット線に接続さ
れていない場合より大きい。
を増幅した時、ビット線対ＢＬ、／ＢＬはハイレベルと
ローレベルのいずれかになるため、ビット線対ＢＬ、／
ＢＬの電位差は大きくなる。また、ビット線ＢＬとワー
ド線ＷＬには必ずカップリング容量がある。ワード線Ｗ
Ｌとビット線対ＢＬ、／ＢＬのカップリング容量は、ワ
ード線ＷＬにより選択されたメモリセルがビット線に接
続された場合のほうが、メモリセルがビット線に接続さ
れていない場合より大きい。
【００１２】１本のワード線には多数のビット線対が接
続されているため、１つのワード線駆動回路によって選
択されるワード線において、一方のビット線に接続され
るメモリセルに偏って選択するような構成となっている
と、データの状態によっては、ビット線とワード線のカ
ップリングによってセンス時に大きなノイズがワード線
駆動回路に生じてしまう。
続されているため、１つのワード線駆動回路によって選
択されるワード線において、一方のビット線に接続され
るメモリセルに偏って選択するような構成となっている
と、データの状態によっては、ビット線とワード線のカ
ップリングによってセンス時に大きなノイズがワード線
駆動回路に生じてしまう。
【００１３】図１３は、上記のようにワード線をメモリ
セルアレイの両側に位置するワード線駆動回路によって
駆動する場合におけるビット線対に接続されるメモリセ
ルと選択されるワード線の関係を示している。図１３に
丸印で示すワード線ＷＬとビット線ＢＬとの交点の部分
でメモリセルが選択される。また、ワード線ＷＬとビッ
ト線ＢＬとのカップリング容量は、図１３にキャパシタ
のシンボルで示すように、この部分が最も大きくなる。
この時、センスアンプによるセンス増幅後のビット線対
ＢＬ、／ＢＬのレベルが、図１３に示すように、ビット
線ＢＬがハイレベル（Ｈ）、ビット線／ＢＬがローレベ
ル（Ｌ）となると、ワード線に加わるノイズの方向は図
に“＋”“−”で示すようになる。ワード線ＷＬ０、Ｗ
Ｌ１、ＷＬ２、ＷＬ３は同じワード線駆動回路に接続さ
れているため、ワード線駆動回路のトータルの“＋”
“−”はバランスしており、センスされるメモリの情報
によらずワード線駆動回路に大きなノイズが加わること
はない。
セルアレイの両側に位置するワード線駆動回路によって
駆動する場合におけるビット線対に接続されるメモリセ
ルと選択されるワード線の関係を示している。図１３に
丸印で示すワード線ＷＬとビット線ＢＬとの交点の部分
でメモリセルが選択される。また、ワード線ＷＬとビッ
ト線ＢＬとのカップリング容量は、図１３にキャパシタ
のシンボルで示すように、この部分が最も大きくなる。
この時、センスアンプによるセンス増幅後のビット線対
ＢＬ、／ＢＬのレベルが、図１３に示すように、ビット
線ＢＬがハイレベル（Ｈ）、ビット線／ＢＬがローレベ
ル（Ｌ）となると、ワード線に加わるノイズの方向は図
に“＋”“−”で示すようになる。ワード線ＷＬ０、Ｗ
Ｌ１、ＷＬ２、ＷＬ３は同じワード線駆動回路に接続さ
れているため、ワード線駆動回路のトータルの“＋”
“−”はバランスしており、センスされるメモリの情報
によらずワード線駆動回路に大きなノイズが加わること
はない。
【００１４】上記構成とすれば、ワード線駆動回路に大
きなノイズは発生しない。しかし、このワード線駆動回
路に接続された個々のワード線にはやはりノイズが生じ
ている。すなわち、図１１に示すように、各ワード線に
はインバータ回路ＩＶ０…ＩＶ３を構成し、主ワード線
／ＭＷＬの信号でオン、オフするＮチャネルトランジス
タ及びワード線駆動電圧／ＷＤＲＶ０…／ＷＤＲＶ３に
よりオン、オフするＮチャネルトランジスタ１０５ａ…
１０５ｄが接続されているため、これらトランジスタの
動作時にワード線にノイズが発生する。
きなノイズは発生しない。しかし、このワード線駆動回
路に接続された個々のワード線にはやはりノイズが生じ
ている。すなわち、図１１に示すように、各ワード線に
はインバータ回路ＩＶ０…ＩＶ３を構成し、主ワード線
／ＭＷＬの信号でオン、オフするＮチャネルトランジス
タ及びワード線駆動電圧／ＷＤＲＶ０…／ＷＤＲＶ３に
よりオン、オフするＮチャネルトランジスタ１０５ａ…
１０５ｄが接続されているため、これらトランジスタの
動作時にワード線にノイズが発生する。
【００１５】上記のように、従来の回路構成の場合、ワ
ード線を駆動するためにワード線駆動電圧ＷＤＲＶと相
補レベルのワード線駆動電圧／ＷＤＲＶを必要とし、し
かも、ワード線個々のノイズまで十分に抑えることが困
難であった。
ード線を駆動するためにワード線駆動電圧ＷＤＲＶと相
補レベルのワード線駆動電圧／ＷＤＲＶを必要とし、し
かも、ワード線個々のノイズまで十分に抑えることが困
難であった。
【００１６】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、相補関係の
ワード線駆動電圧を必要とすることなくワード線を駆動
することにより、レイアウト面積を削減することがで
き、しかも、ワード線個々のノイズを抑えることが可能
な半導体記憶装置を提供しようとするものである。
れたものであり、その目的とするところは、相補関係の
ワード線駆動電圧を必要とすることなくワード線を駆動
することにより、レイアウト面積を削減することがで
き、しかも、ワード線個々のノイズを抑えることが可能
な半導体記憶装置を提供しようとするものである。
【００１７】
【課題を解決するための手段】本発明の半導体記憶装置
は、上記課題を解決するため、メモリセルに接続された
複数のワード線と、前記複数のワード線から一群のワー
ド線を選択する信号を生成する第１のワード線選択回路
と、前記第１のワード線選択回路から供給される信号に
応じて選択された前記一群のワード線うちの１つのワー
ド線に駆動電圧を供給する第２のワード線選択回路と、
前記一群のワード線に接続され、前記第1のワード線選
択回路によって前記信号が生成されないとき、各ワード
線をショートする第1のリセット回路と、前記一群のワ
ード線の各ワード線に接続され、前記第２のワード線選
択回路により選択されたワード線の電位に応じて駆動さ
れ、非選択のワード線を所定の電位とする第２のリセッ
ト回路とを具備している。
は、上記課題を解決するため、メモリセルに接続された
複数のワード線と、前記複数のワード線から一群のワー
ド線を選択する信号を生成する第１のワード線選択回路
と、前記第１のワード線選択回路から供給される信号に
応じて選択された前記一群のワード線うちの１つのワー
ド線に駆動電圧を供給する第２のワード線選択回路と、
前記一群のワード線に接続され、前記第1のワード線選
択回路によって前記信号が生成されないとき、各ワード
線をショートする第1のリセット回路と、前記一群のワ
ード線の各ワード線に接続され、前記第２のワード線選
択回路により選択されたワード線の電位に応じて駆動さ
れ、非選択のワード線を所定の電位とする第２のリセッ
ト回路とを具備している。
【００１８】前記第２のワード線選択回路は、複数の第
１導電型の第１のトランジスタを有し、前記第１のトラ
ンジスタの各ゲートは前記第１のワード線選択回路に接
続され、各ソースに前記駆動電圧が供給され、各ドレイ
ンがワード線に接続されている。
１導電型の第１のトランジスタを有し、前記第１のトラ
ンジスタの各ゲートは前記第１のワード線選択回路に接
続され、各ソースに前記駆動電圧が供給され、各ドレイ
ンがワード線に接続されている。
【００１９】前記第１のリセット回路は、複数の第２導
電型の第２のトランジスタを有し、前記各第２のトラン
ジスタの電流通路は前記各ワード線の相互間に接続さ
れ、ゲートに前記第１のワード線選択回路から出力され
る信号が供給される。
電型の第２のトランジスタを有し、前記各第２のトラン
ジスタの電流通路は前記各ワード線の相互間に接続さ
れ、ゲートに前記第１のワード線選択回路から出力され
る信号が供給される。
【００２０】前記第２のリセット回路は、前記一群のワ
ード線の数がｎ本である場合、ｎ−１個の第２導電型の
第４のトランジスタを有し、各第４のトランジスタのド
レインはｎ−１本の前記ワード線にそれぞれ接続され、
ソースは前記所定の電位とされ、各第２導電型のトラン
ジスタのゲートは残りの１本のワード線に接続される。
ード線の数がｎ本である場合、ｎ−１個の第２導電型の
第４のトランジスタを有し、各第４のトランジスタのド
レインはｎ−１本の前記ワード線にそれぞれ接続され、
ソースは前記所定の電位とされ、各第２導電型のトラン
ジスタのゲートは残りの１本のワード線に接続される。
【００２１】前記各ワード線と前記各第１乃至第４のト
ランジスタとを接続する複数のコンタクトをさらに有
し、これらコンタクトは前記各ワード線と一体的に構成
されている。また、前記各コンタクトと前記各ワード線
はデュアルダマシン構造を有している。
ランジスタとを接続する複数のコンタクトをさらに有
し、これらコンタクトは前記各ワード線と一体的に構成
されている。また、前記各コンタクトと前記各ワード線
はデュアルダマシン構造を有している。
【００２２】前記ワード線とコンタクトは、第１メタル
層により一体的に形成されている。
層により一体的に形成されている。
【００２３】前記コンタクトを形成するためにレジスト
膜に形成される開口の大きさは前記コンタクトよりも大
きく、前記ワード線を形成するための配線溝と前記開口
の論理積をとった領域にコンタクト孔が形成されてい
る。
膜に形成される開口の大きさは前記コンタクトよりも大
きく、前記ワード線を形成するための配線溝と前記開口
の論理積をとった領域にコンタクト孔が形成されてい
る。
【００２４】前記第１のトランジスタのゲートは前記ワ
ード線に沿って配置され、前記第２乃至第４のトランジ
スタのゲートは前記ワード線と直行して配置される。
ード線に沿って配置され、前記第２乃至第４のトランジ
スタのゲートは前記ワード線と直行して配置される。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２６】図１は本発明の半導体記憶装置に適用され
るワード線駆動回路を示している。このワード線駆動回
路１０は、主ローデコーダ（ＭＲＤＣ）１０２と副ロー
デコーダ（ＳＲＤＣ）１０４に接続され、主ローデコー
ダからローアドレスに応じて主ワード線／ＭＷＬを介し
て供給される信号と、副ローデコーダ１０４からローア
ドレスに応じて供給されるワード線駆動電圧ＷＤＲＶ０
…ＷＤＲＶ３に応じて、一群のワード線例えば4本のワ
ード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３を駆動する。ワ
ード線駆動電圧は電源電圧を例えば昇圧して生成され
る。
るワード線駆動回路を示している。このワード線駆動回
路１０は、主ローデコーダ（ＭＲＤＣ）１０２と副ロー
デコーダ（ＳＲＤＣ）１０４に接続され、主ローデコー
ダからローアドレスに応じて主ワード線／ＭＷＬを介し
て供給される信号と、副ローデコーダ１０４からローア
ドレスに応じて供給されるワード線駆動電圧ＷＤＲＶ０
…ＷＤＲＶ３に応じて、一群のワード線例えば4本のワ
ード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３を駆動する。ワ
ード線駆動電圧は電源電圧を例えば昇圧して生成され
る。
【００２７】ＰチャネルトランジスタＰ１、Ｐ２、Ｐ
３、Ｐ４のゲートには主ワード線／ＭＷＬが接続され
る。これらトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４のソー
スには副ローデコーダ１０４から出力されるワード線駆
動電圧ＷＤＲＶ０…ＷＤＲＶ３がそれぞれ供給され、基
板にはバックゲートバイアスＶｂｂ、例えば電源電圧を
昇圧して生成された電位が供給される。これらトランジ
スタＰ１、Ｐ２、Ｐ３、Ｐ４のドレインはワード線ＷＬ
０、ＷＬ１、ＷＬ２、ＷＬ３にそれぞれ接続されてい
る。
３、Ｐ４のゲートには主ワード線／ＭＷＬが接続され
る。これらトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４のソー
スには副ローデコーダ１０４から出力されるワード線駆
動電圧ＷＤＲＶ０…ＷＤＲＶ３がそれぞれ供給され、基
板にはバックゲートバイアスＶｂｂ、例えば電源電圧を
昇圧して生成された電位が供給される。これらトランジ
スタＰ１、Ｐ２、Ｐ３、Ｐ４のドレインはワード線ＷＬ
０、ＷＬ１、ＷＬ２、ＷＬ３にそれぞれ接続されてい
る。
【００２８】ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３
の各相互間には、第１のリセット回路１１が設けられて
いる。この第１のリセット回路１１は、主ワード線／Ｍ
ＷＬによりワード線駆動回路が選択されていないとき
に、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３をショー
トし、リセット電位Ｖｒｓとする。この第１のリセット
回路１１は、ＮチャネルトランジスタＮ１、Ｎ２、Ｎ
３、Ｎ４、Ｎ５により構成されている。すなわち、前記
ワード線ＷＬ０とワード線ＷＬ１の相互間にはトランジ
スタＮ１のソース、ドレインが接続され、ワード線ＷＬ
１とワード線ＷＬ２の相互間にはトランジスタＮ２のソ
ース、ドレインが接続され、ワード線ＷＬ２とワード線
ＷＬ３の相互間にはトランジスタＮ３のソース、ドレイ
ンが接続されている。さらに、ワード線ＷＬ１とワード
線ＷＬ２の相互間にはトランジスタＮ４とＮ５が直列接
続されている。これらトランジスタＮ１、Ｎ２、Ｎ３、
Ｎ４、Ｎ５のゲートは前記主ワード線／ＭＷＬに接続さ
れている。また、トランジスタＮ４とＮ５の相互接続点
はリセットレベルＶｒｓ、例えば接地電位とされてい
る。
の各相互間には、第１のリセット回路１１が設けられて
いる。この第１のリセット回路１１は、主ワード線／Ｍ
ＷＬによりワード線駆動回路が選択されていないとき
に、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３をショー
トし、リセット電位Ｖｒｓとする。この第１のリセット
回路１１は、ＮチャネルトランジスタＮ１、Ｎ２、Ｎ
３、Ｎ４、Ｎ５により構成されている。すなわち、前記
ワード線ＷＬ０とワード線ＷＬ１の相互間にはトランジ
スタＮ１のソース、ドレインが接続され、ワード線ＷＬ
１とワード線ＷＬ２の相互間にはトランジスタＮ２のソ
ース、ドレインが接続され、ワード線ＷＬ２とワード線
ＷＬ３の相互間にはトランジスタＮ３のソース、ドレイ
ンが接続されている。さらに、ワード線ＷＬ１とワード
線ＷＬ２の相互間にはトランジスタＮ４とＮ５が直列接
続されている。これらトランジスタＮ１、Ｎ２、Ｎ３、
Ｎ４、Ｎ５のゲートは前記主ワード線／ＭＷＬに接続さ
れている。また、トランジスタＮ４とＮ５の相互接続点
はリセットレベルＶｒｓ、例えば接地電位とされてい
る。
【００２９】さらに、前記ワード線ＷＬ０、ＷＬ１、Ｗ
Ｌ２、ＷＬ３には、第２乃至第５のリセット回路１２、
１３、１４、１５が設けられている。これら第２乃至第
５のリセット回路１２、１３、１４、１５は主ワード線
／ＭＷＬによりワード線駆動回路が選択されていると
き、選択されているワード線の電位を用いて選択されて
いないワード線をリセットレベルＶｒｓとする。
Ｌ２、ＷＬ３には、第２乃至第５のリセット回路１２、
１３、１４、１５が設けられている。これら第２乃至第
５のリセット回路１２、１３、１４、１５は主ワード線
／ＭＷＬによりワード線駆動回路が選択されていると
き、選択されているワード線の電位を用いて選択されて
いないワード線をリセットレベルＶｒｓとする。
【００３０】前記第２のリセット回路１２は、ワード線
ＷＬ０が選択されているときに、その他のワード線をリ
セットする。この第２のリセット回路１２は、Ｎチャネ
ルトランジスタＮ６、Ｎ７、Ｎ８により構成されてい
る。トランジスタＮ６はワード線ＷＬ１と接地間に接続
され、トランジスタＮ７はワード線ＷＬ２と接地間に接
続され、トランジスタＮ８はワード線ＷＬ３と接地間に
接続されている。これらトランジスタＮ６、Ｎ７、Ｎ８
のゲートはワード線ＷＬ０に接続されている。
ＷＬ０が選択されているときに、その他のワード線をリ
セットする。この第２のリセット回路１２は、Ｎチャネ
ルトランジスタＮ６、Ｎ７、Ｎ８により構成されてい
る。トランジスタＮ６はワード線ＷＬ１と接地間に接続
され、トランジスタＮ７はワード線ＷＬ２と接地間に接
続され、トランジスタＮ８はワード線ＷＬ３と接地間に
接続されている。これらトランジスタＮ６、Ｎ７、Ｎ８
のゲートはワード線ＷＬ０に接続されている。
【００３１】前記第３のリセット回路１３は、ワード線
ＷＬ１が選択されているときに、その他のワード線をリ
セットする。この第３のリセット回路１３は、Ｎチャネ
ルトランジスタＮ９、Ｎ１０、Ｎ１１により構成されて
いる。トランジスタＮ９はワード線ＷＬ０と接地間に接
続され、トランジスタＮ１０はワード線ＷＬ２と接地間
に接続され、トランジスタＮ１１はワード線ＷＬ３と接
地間に接続されている。これらトランジスタＮ９、Ｎ１
０、Ｎ１１のゲートはワード線ＷＬ１に接続されてい
る。
ＷＬ１が選択されているときに、その他のワード線をリ
セットする。この第３のリセット回路１３は、Ｎチャネ
ルトランジスタＮ９、Ｎ１０、Ｎ１１により構成されて
いる。トランジスタＮ９はワード線ＷＬ０と接地間に接
続され、トランジスタＮ１０はワード線ＷＬ２と接地間
に接続され、トランジスタＮ１１はワード線ＷＬ３と接
地間に接続されている。これらトランジスタＮ９、Ｎ１
０、Ｎ１１のゲートはワード線ＷＬ１に接続されてい
る。
【００３２】前記第４のリセット回路１４は、ワード線
ＷＬ２が選択されているときに、その他のワード線をリ
セットする。この第４のリセット回路１４は、Ｎチャネ
ルトランジスタＮ１２、Ｎ１３、Ｎ１４により構成され
ている。トランジスタＮ１２はワード線ＷＬ０と接地間
に接続され、トランジスタＮ１３はワード線ＷＬ１と接
地間に接続され、トランジスタＮ１４はワード線ＷＬ３
と接地間に接続されている。これらトランジスタＮ１
２、Ｎ１３、Ｎ１４のゲートはワード線ＷＬ２に接続さ
れている。
ＷＬ２が選択されているときに、その他のワード線をリ
セットする。この第４のリセット回路１４は、Ｎチャネ
ルトランジスタＮ１２、Ｎ１３、Ｎ１４により構成され
ている。トランジスタＮ１２はワード線ＷＬ０と接地間
に接続され、トランジスタＮ１３はワード線ＷＬ１と接
地間に接続され、トランジスタＮ１４はワード線ＷＬ３
と接地間に接続されている。これらトランジスタＮ１
２、Ｎ１３、Ｎ１４のゲートはワード線ＷＬ２に接続さ
れている。
【００３３】前記第５のリセット回路１５は、ワード線
ＷＬ３が選択されているときに、その他のワード線をリ
セットする。この第５のリセット回路１５は、Ｎチャネ
ルトランジスタＮ１５、Ｎ１６、Ｎ１７により構成され
ている。トランジスタＮ１５はワード線ＷＬ０と接地間
に接続され、トランジスタＮ１６はワード線ＷＬ１と接
地間に接続され、トランジスタＮ１７はワード線ＷＬ２
と接地間に接続されている。これらトランジスタＮ１
５、Ｎ１６、Ｎ１７のゲートはワード線ＷＬ３に接続さ
れている。
ＷＬ３が選択されているときに、その他のワード線をリ
セットする。この第５のリセット回路１５は、Ｎチャネ
ルトランジスタＮ１５、Ｎ１６、Ｎ１７により構成され
ている。トランジスタＮ１５はワード線ＷＬ０と接地間
に接続され、トランジスタＮ１６はワード線ＷＬ１と接
地間に接続され、トランジスタＮ１７はワード線ＷＬ２
と接地間に接続されている。これらトランジスタＮ１
５、Ｎ１６、Ｎ１７のゲートはワード線ＷＬ３に接続さ
れている。
【００３４】上記構成において、動作について説明す
る。主ワード線／ＭＷＬによりワード線駆動回路１０が
選択されていない場合、主ワード線／ＭＷＬはハイレベ
ルとされる。このため、ワード線駆動回路１０のＰチャ
ネルトランジスタＰ１…Ｐ４はオフとされ、第１のリセ
ット回路１１を構成するＮチャネルトランジスタＮ１…
Ｎ５がオンとされる。したがって、トランジスタＮ１…
Ｎ３を介してワード線ＷＬ０…ＷＬ３がショートされ、
さらに、トランジスタＮ４、Ｎ５を介してワード線ＷＬ
０…ＷＬ３がリセット電位Ｖｒｓとされる。
る。主ワード線／ＭＷＬによりワード線駆動回路１０が
選択されていない場合、主ワード線／ＭＷＬはハイレベ
ルとされる。このため、ワード線駆動回路１０のＰチャ
ネルトランジスタＰ１…Ｐ４はオフとされ、第１のリセ
ット回路１１を構成するＮチャネルトランジスタＮ１…
Ｎ５がオンとされる。したがって、トランジスタＮ１…
Ｎ３を介してワード線ＷＬ０…ＷＬ３がショートされ、
さらに、トランジスタＮ４、Ｎ５を介してワード線ＷＬ
０…ＷＬ３がリセット電位Ｖｒｓとされる。
【００３５】一方、主ワード線／ＭＷＬによりワード線
駆動回路１０が選択された場合、主ワード線／ＭＷＬは
ローレベルとされる。このため、ワード線駆動回路１０
のＰチャネルトランジスタＰ１…Ｐ４はオンとなる。こ
の時、ローアドレスに応じて例えば副ローデコーダ１０
４よりワード線駆動電圧ＷＤＲＶ０が出力された場合、
この電圧はトランジスタＰ１を介してワード線ＷＬ０に
供給され、このワード線ＷＬ０が活性化される。このワ
ード線ＷＬ０の活性化に伴い、第２のリセット回路１２
が活性化され、トランジスタＮ６…Ｎ８がオンとされ
る。したがって、これらトランジスタＮ６…Ｎ８を介し
てワード線ＷＬ１…ＷＬ３が接地される。
駆動回路１０が選択された場合、主ワード線／ＭＷＬは
ローレベルとされる。このため、ワード線駆動回路１０
のＰチャネルトランジスタＰ１…Ｐ４はオンとなる。こ
の時、ローアドレスに応じて例えば副ローデコーダ１０
４よりワード線駆動電圧ＷＤＲＶ０が出力された場合、
この電圧はトランジスタＰ１を介してワード線ＷＬ０に
供給され、このワード線ＷＬ０が活性化される。このワ
ード線ＷＬ０の活性化に伴い、第２のリセット回路１２
が活性化され、トランジスタＮ６…Ｎ８がオンとされ
る。したがって、これらトランジスタＮ６…Ｎ８を介し
てワード線ＷＬ１…ＷＬ３が接地される。
【００３６】また、副ローデコーダ１０４よりワード線
駆動電圧ＷＤＲＶ１が出力された場合、この電圧はトラ
ンジスタＰ２を介してワード線ＷＬ１に供給され、この
ワード線ＷＬ１が活性化される。このワード線ＷＬ１の
活性化に伴い、第３のリセット回路１３が活性化され、
トランジスタＮ９…Ｎ１１がオンとされる。したがっ
て、これらトランジスタＮ９…Ｎ１１を介してワード線
ＷＬ０、ＷＬ２、ＷＬ３が接地される。
駆動電圧ＷＤＲＶ１が出力された場合、この電圧はトラ
ンジスタＰ２を介してワード線ＷＬ１に供給され、この
ワード線ＷＬ１が活性化される。このワード線ＷＬ１の
活性化に伴い、第３のリセット回路１３が活性化され、
トランジスタＮ９…Ｎ１１がオンとされる。したがっ
て、これらトランジスタＮ９…Ｎ１１を介してワード線
ＷＬ０、ＷＬ２、ＷＬ３が接地される。
【００３７】同様にして、副ローデコーダ１０４よりワ
ード線駆動電圧ＷＤＲＶ２が出力された場合、ワード線
ＷＬ２が活性化され、このワード線ＷＬ２の活性化に伴
い、第４のリセット回路１４が活性化される。したがっ
て、トランジスタＮ１２、Ｎ１３、Ｎ１４を介してワー
ド線ＷＬ０、ＷＬ１、ＷＬ３が接地される。
ード線駆動電圧ＷＤＲＶ２が出力された場合、ワード線
ＷＬ２が活性化され、このワード線ＷＬ２の活性化に伴
い、第４のリセット回路１４が活性化される。したがっ
て、トランジスタＮ１２、Ｎ１３、Ｎ１４を介してワー
ド線ＷＬ０、ＷＬ１、ＷＬ３が接地される。
【００３８】さらに、副ローデコーダ１０４よりワード
線駆動電圧ＷＤＲＶ３が出力された場合、ワード線ＷＬ
３が活性化され、このワード線ＷＬ３の活性化に伴い、
第５のリセット回路１５が活性化される。したがって、
トランジスタＮ１５、Ｎ１６、Ｎ１７を介してワード線
ＷＬ０、ＷＬ１、ＷＬ２が接地される。
線駆動電圧ＷＤＲＶ３が出力された場合、ワード線ＷＬ
３が活性化され、このワード線ＷＬ３の活性化に伴い、
第５のリセット回路１５が活性化される。したがって、
トランジスタＮ１５、Ｎ１６、Ｎ１７を介してワード線
ＷＬ０、ＷＬ１、ＷＬ２が接地される。
【００３９】上記実施例によれば、ワード線駆動回路１
０は第２乃至第５のリセット回路１２…１５を有し、１
本のワード線が活性化された場合、この活性化されたワ
ード線の電位により対応する第２乃至第５のリセット回
路１２…１５のうちの１つを活性化することにより、活
性化されていないワード線を接地している。したがっ
て、従来のように、ワード線駆動電圧ＷＤＲＶ０…ＷＤ
ＲＶ３の相補電圧／ＷＤＲＶ０…／ＷＤＲＶ３を必要と
することなく、活性化されていないワード線をリセット
することができる。
０は第２乃至第５のリセット回路１２…１５を有し、１
本のワード線が活性化された場合、この活性化されたワ
ード線の電位により対応する第２乃至第５のリセット回
路１２…１５のうちの１つを活性化することにより、活
性化されていないワード線を接地している。したがっ
て、従来のように、ワード線駆動電圧ＷＤＲＶ０…ＷＤ
ＲＶ３の相補電圧／ＷＤＲＶ０…／ＷＤＲＶ３を必要と
することなく、活性化されていないワード線をリセット
することができる。
【００４０】この実施例の場合、第２乃至第５のリセッ
ト回路１２…１５を構成する複数のトランジスタを必要
とする。しかし、これらトランジスタのレイアウト面積
は、ワード線駆動電圧／ＷＤＲＶ０…／ＷＤＲＶ３を伝
送する４本の配線を配置するために必要なバス領域のレ
イアウト面積に比べて小さい。このため、トータルのレ
イアウト面積を削減できる。
ト回路１２…１５を構成する複数のトランジスタを必要
とする。しかし、これらトランジスタのレイアウト面積
は、ワード線駆動電圧／ＷＤＲＶ０…／ＷＤＲＶ３を伝
送する４本の配線を配置するために必要なバス領域のレ
イアウト面積に比べて小さい。このため、トータルのレ
イアウト面積を削減できる。
【００４１】また、上記ワード線駆動回路１０は複数の
ワード線をショートする第１のリセット回路１１を有
し、ワード線駆動回路１０が非選択の場合、主ワード線
／ＭＷＬの信号により、第１のリセット回路１１を駆動
して各ワード線をショートしている。従来のように、各
ワード線に接続されたインバータ回路を構成するＮチャ
ネルトランジスタを主ワード線／ＭＷＬの信号によりオ
ンさせ、各ワード線を個別に接地する場合、各Ｎチャネ
ルトランジスタが活性化される際にノイズが発生し、こ
のノイズがワード線の電位を不安定にする。これに対し
て、上記実施例のように、第１のリセット回路１１によ
り各ワード線をショートする場合、各ワード線のノイズ
がトランジスタＮ１１…Ｎ５を介して直接キャンセルさ
れる。したがって、ワード線駆動回路１０からノイズが
発生せず、非選択のワード線の電位を安定に保持でき
る。
ワード線をショートする第１のリセット回路１１を有
し、ワード線駆動回路１０が非選択の場合、主ワード線
／ＭＷＬの信号により、第１のリセット回路１１を駆動
して各ワード線をショートしている。従来のように、各
ワード線に接続されたインバータ回路を構成するＮチャ
ネルトランジスタを主ワード線／ＭＷＬの信号によりオ
ンさせ、各ワード線を個別に接地する場合、各Ｎチャネ
ルトランジスタが活性化される際にノイズが発生し、こ
のノイズがワード線の電位を不安定にする。これに対し
て、上記実施例のように、第１のリセット回路１１によ
り各ワード線をショートする場合、各ワード線のノイズ
がトランジスタＮ１１…Ｎ５を介して直接キャンセルさ
れる。したがって、ワード線駆動回路１０からノイズが
発生せず、非選択のワード線の電位を安定に保持でき
る。
【００４２】図２乃至図８は、発明のワード線駆動回路
のレイアウトの一例を示しており、図２乃至図８におい
て、図１と同一部分には同一符号を付す。
のレイアウトの一例を示しており、図２乃至図８におい
て、図１と同一部分には同一符号を付す。
【００４３】図２は、全ての層を重ねて表示している。
ＰチャネルトランジスタＰ１…Ｐ４は図示せぬＮ型のウ
ェル領域に形成され、Ｎチャネルトランジスタにより構
成された第１乃至第５のリセット回路１１…１５は図示
せぬＰ型のウェル領域に形成されている。破線で示す主
ワード線／ＭＷＬはＰチャネルトランジスタの形成領
域、及びＮチャネルトランジスタの形成領域上に配置さ
れている。
ＰチャネルトランジスタＰ１…Ｐ４は図示せぬＮ型のウ
ェル領域に形成され、Ｎチャネルトランジスタにより構
成された第１乃至第５のリセット回路１１…１５は図示
せぬＰ型のウェル領域に形成されている。破線で示す主
ワード線／ＭＷＬはＰチャネルトランジスタの形成領
域、及びＮチャネルトランジスタの形成領域上に配置さ
れている。
【００４４】各Ｐチャネルトランジスタはチャネル幅を
広くするため、各ゲートＧ１がワード線と平行とされて
いる。また、各Ｎチャネルトランジスタは各ゲートＧ
２、Ｇ３、Ｇ４、Ｇ５、Ｇ６がワード線と直行方向に配
置されている。このような構成とすることにより最短距
離で各トランジスタのソースを接地できる。
広くするため、各ゲートＧ１がワード線と平行とされて
いる。また、各Ｎチャネルトランジスタは各ゲートＧ
２、Ｇ３、Ｇ４、Ｇ５、Ｇ６がワード線と直行方向に配
置されている。このような構成とすることにより最短距
離で各トランジスタのソースを接地できる。
【００４５】図３は、図２の拡散層のレイアウトを示し
ている。Ｐチャネルトランジスタの形成領域にはＰ＋拡
散層が配置され、Ｎチャネルトランジスタの形成領域に
はＮ ＋拡散層が連続して形成されている。
ている。Ｐチャネルトランジスタの形成領域にはＰ＋拡
散層が配置され、Ｎチャネルトランジスタの形成領域に
はＮ ＋拡散層が連続して形成されている。
【００４６】図４は、図３に示すＰ＋拡散層、Ｎ＋拡散
層にトランジスタのゲートＧ１…Ｇ６をレイアウトした
場合を示している。拡散層とゲートＧ１…Ｇ６とが重な
った領域がそれぞれＰチャネルトランジスタ、Ｎチャネ
ルトランジスタとなる。
層にトランジスタのゲートＧ１…Ｇ６をレイアウトした
場合を示している。拡散層とゲートＧ１…Ｇ６とが重な
った領域がそれぞれＰチャネルトランジスタ、Ｎチャネ
ルトランジスタとなる。
【００４７】図５は、図４に示すレイアウトに、ワード
線ＷＬ０…ＷＬ３を構成する最下層の第１メタル配線層
Ｍ１と、複数のコンタクトを示している。コンタクトＣ
Ｔ１は第１メタル配線層Ｍ１とＰ＋拡散層、Ｎ＋拡散層
とを接続し、コンタクトＣＴ２は第１メタル配線層Ｍ１
とゲートＧ２…Ｇ６とを接続する。
線ＷＬ０…ＷＬ３を構成する最下層の第１メタル配線層
Ｍ１と、複数のコンタクトを示している。コンタクトＣ
Ｔ１は第１メタル配線層Ｍ１とＰ＋拡散層、Ｎ＋拡散層
とを接続し、コンタクトＣＴ２は第１メタル配線層Ｍ１
とゲートＧ２…Ｇ６とを接続する。
【００４８】この第１メタル配線層Ｍ１とＰ＋拡散層、
Ｎ＋拡散層とを接続するコンタクトＣＴ１、及び第１メ
タル配線層Ｍ１とゲートＧ２…Ｇ６とを接続するコンタ
クトＣＴ２の形成は、デュアルダマシン技術を使用する
ことにより、微細なコンタクトパターンをレジストで形
成することなく作ることができる。これについては後述
する。
Ｎ＋拡散層とを接続するコンタクトＣＴ１、及び第１メ
タル配線層Ｍ１とゲートＧ２…Ｇ６とを接続するコンタ
クトＣＴ２の形成は、デュアルダマシン技術を使用する
ことにより、微細なコンタクトパターンをレジストで形
成することなく作ることができる。これについては後述
する。
【００４９】図６は、第２、第３メタル配線層Ｍ２、Ｍ
３をレイアウトした状態を示している。破線で示す主ワ
ード線／ＭＷＬは第２のメタル配線層Ｍ２により構成さ
れている。ワード線駆動電圧ＷＤＲＶ０…ＷＤＲＶ３が
供給される配線、及びＰチャネルトランジスタのバック
ゲートバイアスＶｂｂを供給する配線、Ｎチャネルトラ
ンジスタにリセット電位Ｖｒｓを供給する配線が第３の
メタル配線層Ｍ３により形成される。複数のコンタクト
ＣＴ３は主ワード線／ＭＷＬ（Ｍ２）を構成する第２メ
タル配線層Ｍ２とゲートＧ１に形成された第１メタル配
線層Ｍ１とを接続する。複数のコンタクトＣＴ４はワー
ド線駆動電圧ＷＤＲＶ０…ＷＤＲＶ３が供給される配線
としての第３メタル配線層Ｍ３とＰチャネルトランジス
タの拡散層上に形成された第１メタル配線層Ｍ１とをそ
れぞれ接続する。複数のコンタクトＣＴ５はリセット電
位Ｖｒｓが供給される配線としての第３メタル配線層Ｍ
３とＮチャネルトランジスタの拡散層上に形成された第
１メタル配線層Ｍ１とをそれぞれ接続する。
３をレイアウトした状態を示している。破線で示す主ワ
ード線／ＭＷＬは第２のメタル配線層Ｍ２により構成さ
れている。ワード線駆動電圧ＷＤＲＶ０…ＷＤＲＶ３が
供給される配線、及びＰチャネルトランジスタのバック
ゲートバイアスＶｂｂを供給する配線、Ｎチャネルトラ
ンジスタにリセット電位Ｖｒｓを供給する配線が第３の
メタル配線層Ｍ３により形成される。複数のコンタクト
ＣＴ３は主ワード線／ＭＷＬ（Ｍ２）を構成する第２メ
タル配線層Ｍ２とゲートＧ１に形成された第１メタル配
線層Ｍ１とを接続する。複数のコンタクトＣＴ４はワー
ド線駆動電圧ＷＤＲＶ０…ＷＤＲＶ３が供給される配線
としての第３メタル配線層Ｍ３とＰチャネルトランジス
タの拡散層上に形成された第１メタル配線層Ｍ１とをそ
れぞれ接続する。複数のコンタクトＣＴ５はリセット電
位Ｖｒｓが供給される配線としての第３メタル配線層Ｍ
３とＮチャネルトランジスタの拡散層上に形成された第
１メタル配線層Ｍ１とをそれぞれ接続する。
【００５０】さて、前記デュアルダマシン技術は、例え
ば絶縁膜の所要の部分に配線溝及びこの配線溝の所要の
部分に配線溝と連通したコンタクト孔を形成し、この
後、配線溝及びコンタクト孔内にメタルを充填し、配線
溝及びコンタクト孔以外の絶縁膜上にある余分なメタル
をＣＭＰ（化学的機械研磨）法を用いて研磨し、メタル
配線とコンタクトを同時に形成する技術である。メタル
配線の配線溝とコンタクト孔の形成方法は、先ず、配線
溝を作り、この後、配線溝の底部にコンタクト孔を形成
する。コンタクト孔は配線溝とコンタクト孔を形成する
ためのレジストパターンの開口との重なり合った領域と
して自己整合的に決めることができる。
ば絶縁膜の所要の部分に配線溝及びこの配線溝の所要の
部分に配線溝と連通したコンタクト孔を形成し、この
後、配線溝及びコンタクト孔内にメタルを充填し、配線
溝及びコンタクト孔以外の絶縁膜上にある余分なメタル
をＣＭＰ（化学的機械研磨）法を用いて研磨し、メタル
配線とコンタクトを同時に形成する技術である。メタル
配線の配線溝とコンタクト孔の形成方法は、先ず、配線
溝を作り、この後、配線溝の底部にコンタクト孔を形成
する。コンタクト孔は配線溝とコンタクト孔を形成する
ためのレジストパターンの開口との重なり合った領域と
して自己整合的に決めることができる。
【００５１】図７乃至図９は、上記デュアルダマシン技
術を用いたコンタクトの形成方法を示している。
術を用いたコンタクトの形成方法を示している。
【００５２】図７は、絶縁膜７０に形成された複数の配
線溝７１のレイアウトを示している。これら配線溝７１
は上記第１メタル配線層Ｍ１に対応して形成されてい
る。
線溝７１のレイアウトを示している。これら配線溝７１
は上記第１メタル配線層Ｍ１に対応して形成されてい
る。
【００５３】図８は、コンタクトを形成するためのレジ
ストパターンを示している。すなわち、レジスト８０に
はコンタクト孔に対応して複数の開口８１が形成されて
いる。コンタクト孔を形成する際、図７に示す配線溝７
１のレイアウトの上に、図８に示すレジストパターンが
形成され、このレジストパターンをマスクとして絶縁膜
７０がエッチングされる。図７に示す配線溝７１以外の
領域は耐エッチング性の膜により覆われている。このた
め、図７と図８の論理積を取った領域にのみコンタクト
孔が形成される。この領域は図５に示すコンタクトＣＴ
１、ＣＴ２と一致する。
ストパターンを示している。すなわち、レジスト８０に
はコンタクト孔に対応して複数の開口８１が形成されて
いる。コンタクト孔を形成する際、図７に示す配線溝７
１のレイアウトの上に、図８に示すレジストパターンが
形成され、このレジストパターンをマスクとして絶縁膜
７０がエッチングされる。図７に示す配線溝７１以外の
領域は耐エッチング性の膜により覆われている。このた
め、図７と図８の論理積を取った領域にのみコンタクト
孔が形成される。この領域は図５に示すコンタクトＣＴ
１、ＣＴ２と一致する。
【００５４】図９は、図５に９−９線で示すコンタクト
ＣＴ１の断面を示している。このように、配線溝７１の
底部にコンタクト孔８１が形成される。これら配線溝７
１、及びコンタクト孔８１内に第１メタル配線層Ｍ１が
一体的に形成されている。
ＣＴ１の断面を示している。このように、配線溝７１の
底部にコンタクト孔８１が形成される。これら配線溝７
１、及びコンタクト孔８１内に第１メタル配線層Ｍ１が
一体的に形成されている。
【００５５】上記のように、デュアルダマシン法を使う
ことにより、コンタクト孔を形成する際、実際のコンタ
クト孔の大きさのパターンをレジストにより形成する必
要がなく、実際のコンタクト孔の開口より大きなレジス
トパターンを用いてコンタクト孔を形成することが可能
となる。このため、微細なレジストパターンの合わせ余
裕を緩和でき、製造を容易化できる。
ことにより、コンタクト孔を形成する際、実際のコンタ
クト孔の大きさのパターンをレジストにより形成する必
要がなく、実際のコンタクト孔の開口より大きなレジス
トパターンを用いてコンタクト孔を形成することが可能
となる。このため、微細なレジストパターンの合わせ余
裕を緩和でき、製造を容易化できる。
【００５６】一般に、コンタクトの寸法は、半導体集積
回路の製造で使われる最小の設計寸法である。また、半
導体集積回路は、益々微細化されているためコンタクト
孔と同一の大きさの開口をレジストにより形成すること
は一層困難となっている。したがって、上記デュアルダ
マシン法を用いたコンタクト形成方法は極めて有効で
る。
回路の製造で使われる最小の設計寸法である。また、半
導体集積回路は、益々微細化されているためコンタクト
孔と同一の大きさの開口をレジストにより形成すること
は一層困難となっている。したがって、上記デュアルダ
マシン法を用いたコンタクト形成方法は極めて有効で
る。
【００５７】なお、第２乃至第５のリセット回路１２…
１５を構成する各トランジスタは各ワード線と接地間に
接続されているが、これに限らず、第１のリセット回路
１１のように、非選択のワード線相互をショートする構
成としてもよい。
１５を構成する各トランジスタは各ワード線と接地間に
接続されているが、これに限らず、第１のリセット回路
１１のように、非選択のワード線相互をショートする構
成としてもよい。
【００５８】その他、本発明は上記実施例に限定される
ものではなく、発明の要旨を変えない範囲で種々変形実
施可能なことは勿論である。
ものではなく、発明の要旨を変えない範囲で種々変形実
施可能なことは勿論である。
【００５９】
【発明の効果】以上、詳述したように本発明によれば、
相補関係のワード線駆動電圧を必要とすることなくワー
ド線を駆動することにより、レイアウト面積を削減する
ことができ、しかも、ワード線個々のノイズを抑えるこ
とが可能な半導体記憶装置を提供できる。
相補関係のワード線駆動電圧を必要とすることなくワー
ド線を駆動することにより、レイアウト面積を削減する
ことができ、しかも、ワード線個々のノイズを抑えるこ
とが可能な半導体記憶装置を提供できる。
【００６０】さらに、本発明によれば、デュアルダマシ
ン法を用いることにより、微細な配線に接続される微細
なコンタクトを容易に製造することが可能な半導体記憶
装置を提供できる。
ン法を用いることにより、微細な配線に接続される微細
なコンタクトを容易に製造することが可能な半導体記憶
装置を提供できる。
【図１】図１は本発明の半導体記憶装置に適用されるワ
ード線駆動回路の一実施例を示す回路図。
ード線駆動回路の一実施例を示す回路図。
【図２】図１に示すワード線駆動回路のレイアウトの一
例を示す平面図。
例を示す平面図。
【図３】図２の一部のレイアウトを示す平面図。
【図４】図２の一部のレイアウトを示す平面図。
【図５】図２の一部のレイアウトを示す平面図。
【図６】図２のレイアウトに第２、第３メタル配線層を
形成した状態を示す平面図。
形成した状態を示す平面図。
【図７】図２の第１メタル配線層が形成される配線溝の
レイアウトを示す平面図。
レイアウトを示す平面図。
【図８】コンタクトを形成するためのレジストパターン
を示す平面図。
を示す平面図。
【図９】図５の９−９線に沿った断面図。
【図１０】分割ワード線駆動方式を示す構成図。
【図１１】ワード線駆動回路（ＷＬＤＲＶ）の一例を示
す回路図。
す回路図。
【図１２】ワード線とビット線の関係を示す構成図。
【図１３】図１２の動作を説明するための構成図。
１０…ワード線駆動回路、
１１…１５…第１乃至第５のリセット回路、
１０２…主ローデコーダ（ＭＲＤＣ）、
１０４…副ローデコーダ（ＳＲＤＣ）、
ＷＤＲＶ０…ＷＤＲＶ３…ワード線駆動電圧、
ＷＬ０…ＷＬ３…ワード線、
／ＭＷＬ…主ワード線、
ＣＴ１…ＣＴ５…コンタクト、
Ｍ１、Ｍ２、Ｍ３…第１乃至第３メタル配線層。
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
G11C 11/407
H01L 27/108
Claims (11)
- 【請求項１】 メモリセルに接続された複数のワード線
と、 前記複数のワード線から一群のワード線を選択する信号
を生成する第１のワード線選択回路と、 前記第１のワード線選択回路から供給される信号に応じ
て選択された前記一群のワード線うちの１つのワード線
に駆動電圧を供給する第２のワード線選択回路と、 前記一群のワード線に接続され、前記第1のワード線選
択回路によって前記信号が生成されないとき、各ワード
線をショートする第1のリセット回路と、 前記一群のワード線の各ワード線に接続され、前記第２
のワード線選択回路により選択されたワード線の電位に
応じて駆動され、非選択のワード線を所定の電位とする
第２のリセット回路とを具備する半導体記憶装置。 - 【請求項２】 メモリセルに接続された複数のワード線
と、 複数の前記ワード線から一群のワード線を選択する信号
を生成する第１のワード線選択回路と、 前記一群のワード線のうちの各ワード線に電流の一端が
それぞれ接続され、各ゲートに前記第１のワード線選択
回路により生成された前記信号が供給される第１導電型
の第１のトランジスタと、 前記第１のトランジスタの前記電流の他端に接続され、
前記一群のワード線のうちの一つを駆動するための駆動
電圧を生成し、前記各第１のトランジスタの前記電流通
路の他端に供給する第２のワード線選択回路と、 前記一群のワード線に接続され、前記第１のワード線選
択回路から前記供給される前記信号が非選択を示すと
き、前記一群のワード線をショートする第１のリセット
回路と、 前記一群の各ワード線に接続され、前記第２のワード線
選択回路により選択されたワード線の電位に応じて駆動
され、非選択のワード線を所定の電位とする第２のリセ
ット回路とを具備する半導体記憶装置。 - 【請求項３】 前記第２のワード線選択回路は、複数の
第１導電型の第１のトランジスタを有し、前記第１のト
ランジスタの各ゲートは前記第１のワード線選択回路に
接続され、各ソースに前記駆動電圧が供給され、各ドレ
インがワード線に接続されことを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項４】 前記第１のリセット回路は、複数の第２
導電型の第２のトランジスタを有し、前記各第２のトラ
ンジスタの電流通路は前記各ワード線の相互間に接続さ
れ、ゲートに前記第１のワード線選択回路から出力され
る信号が供給される請求項１又は２記載の半導体記憶装
置。 - 【請求項５】 前記一群のワード線のうち、一対のワー
ド線の相互間に電流通路が直列接続され、各ゲートに前
記第１のワード線選択回路から出力される信号が供給さ
れる複数の第２導電型の第３のトランジスタを有し、前
記電流通路の中間部には所定のリセット電位とが供給さ
れることを特徴とする請求項４記載の半導体記憶装置。 - 【請求項６】 前記第２のリセット回路は、前記一群の
ワード線の数がｎ本である場合、ｎ−１個の第２導電型
の第４のトランジスタを有し、各第４のトランジスタの
ドレインはｎ−１本の前記ワード線にそれぞれ接続さ
れ、ソースは前記所定の電位とされ、各第２導電型のト
ランジスタのゲートは残りの１本のワード線に接続され
ることを特徴とする請求項５記載の半導体記憶装置。 - 【請求項７】 前記各ワード線と前記各第１乃至第４の
トランジスタとを接続する複数のコンタクトをさらに有
し、これらコンタクトは前記各ワード線と一体的に構成
されていることを特徴とする請求項６記載の半導体記憶
装置。 - 【請求項８】 前記各コンタクトと前記各ワード線はデ
ュアルダマシン構造を有することを特徴とする請求項７
記載の半導体記憶装置。 - 【請求項９】 前記各ワード線と前記各コンタクトは、
第１メタル層により一体的に構成されることを特徴とす
る請求項８記載の半導体記憶装置。 - 【請求項１０】 前記コンタクトを形成するためにレジ
スト膜に形成される開口のサイズは前記コンタクトのサ
イズよりも大きく、コンタクト孔は前記ワード線を形成
するための配線溝と前記開口の論理積をとった領域に配
置されることを特徴とする請求項７記載の半導体記憶装
置。 - 【請求項１１】 前記第１のトランジスタのゲートは前
記ワード線に沿って配置され、前記第２乃至第４のトラ
ンジスタのゲートは前記ワード線と直行して配置される
ことを特徴とする請求項７記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34562498A JP3376301B2 (ja) | 1998-12-04 | 1998-12-04 | 半導体記憶装置 |
| US09/453,038 US6192000B1 (en) | 1998-12-04 | 1999-12-02 | Semiconductor memory device having decreased layout area and method of manufacturing the same |
| KR1019990054997A KR100312830B1 (ko) | 1998-12-04 | 1999-12-04 | 레이 아웃 면적이 삭감된 반도체 기억 장치와 그 제조 방법 |
| TW088121253A TW441089B (en) | 1998-12-04 | 1999-12-04 | Semiconductor memory apparatus having decreased layout area and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34562498A JP3376301B2 (ja) | 1998-12-04 | 1998-12-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174229A JP2000174229A (ja) | 2000-06-23 |
| JP3376301B2 true JP3376301B2 (ja) | 2003-02-10 |
Family
ID=18377871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34562498A Expired - Fee Related JP3376301B2 (ja) | 1998-12-04 | 1998-12-04 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6192000B1 (ja) |
| JP (1) | JP3376301B2 (ja) |
| KR (1) | KR100312830B1 (ja) |
| TW (1) | TW441089B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100927760B1 (ko) * | 2002-01-11 | 2009-11-20 | 소니 가부시끼 가이샤 | 메모리 셀 회로, 메모리 장치, 움직임 벡터 검출 장치 및움직임 보상 예측 부호화 장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948890A (ja) * | 1982-09-10 | 1984-03-21 | Nec Corp | メモリ回路 |
| JP2800730B2 (ja) * | 1995-08-17 | 1998-09-21 | 日本電気株式会社 | 半導体記憶装置 |
| US5719818A (en) | 1996-04-18 | 1998-02-17 | Waferscale Integration Inc. | Row decoder having triple transistor word line drivers |
| JP3889848B2 (ja) * | 1997-03-26 | 2007-03-07 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3228319B2 (ja) * | 1997-04-07 | 2001-11-12 | 日本電気株式会社 | 半導体装置 |
| KR100253291B1 (ko) * | 1997-05-07 | 2000-05-01 | 김영환 | 반도체 메모리 장치의 워드라인 구동회로 |
| KR100301813B1 (ko) * | 1998-03-18 | 2001-09-06 | 김영환 | 반도체장치의워드라인구동회로 |
| JP3714799B2 (ja) * | 1998-06-29 | 2005-11-09 | 富士通株式会社 | 半導体記憶装置 |
| JP2000040361A (ja) * | 1998-07-21 | 2000-02-08 | Mitsubishi Electric Corp | ディバイデッドワードライン方式の半導体記憶装置 |
| JP3250525B2 (ja) * | 1998-08-13 | 2002-01-28 | 日本電気株式会社 | 半導体記憶装置 |
-
1998
- 1998-12-04 JP JP34562498A patent/JP3376301B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-02 US US09/453,038 patent/US6192000B1/en not_active Expired - Fee Related
- 1999-12-04 KR KR1019990054997A patent/KR100312830B1/ko not_active IP Right Cessation
- 1999-12-04 TW TW088121253A patent/TW441089B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6192000B1 (en) | 2001-02-20 |
| JP2000174229A (ja) | 2000-06-23 |
| KR100312830B1 (ko) | 2001-11-05 |
| TW441089B (en) | 2001-06-16 |
| KR20000047922A (ko) | 2000-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6018172A (en) | Semiconductor memory device including memory cell transistors formed on SOI substrate and having fixed body regions | |
| US6975534B2 (en) | Thin film magnetic memory device having a highly integrated memory array | |
| JP4632287B2 (ja) | 半導体集積回路装置 | |
| US6747509B2 (en) | Semiconductor integrated circuit | |
| US7480168B2 (en) | Semiconductor memory device | |
| US7423909B2 (en) | Semiconductor integrated circuit device | |
| US6570206B1 (en) | Semiconductor device | |
| US7038925B1 (en) | Static semiconductor memory device having T-type bit line structure | |
| JPH0562461A (ja) | 半導体記憶装置 | |
| CN108431894B (zh) | 半导体存储装置 | |
| US6483763B2 (en) | Semiconductor memory device | |
| US5448516A (en) | Semiconductor memory device suitable for high integration | |
| US5793664A (en) | Dynamic random access memory device | |
| JP3281304B2 (ja) | 半導体集積回路装置 | |
| US6677633B2 (en) | Semiconductor device | |
| US6115309A (en) | Sense amplifier having increased drive current capability | |
| US6226218B1 (en) | Row decoder driver for semiconductor memory device | |
| JPH10163346A (ja) | 半導体メモリのパワーライン配線構造 | |
| JP3376301B2 (ja) | 半導体記憶装置 | |
| US6768143B1 (en) | Structure and method of making three finger folded field effect transistors having shared junctions | |
| US6838337B2 (en) | Sense amplifier and architecture for open digit arrays | |
| WO2023157724A1 (ja) | 半導体記憶装置 | |
| WO2024018875A1 (ja) | 半導体記憶装置 | |
| JP2005064165A (ja) | 半導体集積回路装置 | |
| JP3373169B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071129 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081129 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091129 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |