JP3376301B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3376301B2 JP3376301B2 JP34562498A JP34562498A JP3376301B2 JP 3376301 B2 JP3376301 B2 JP 3376301B2 JP 34562498 A JP34562498 A JP 34562498A JP 34562498 A JP34562498 A JP 34562498A JP 3376301 B2 JP3376301 B2 JP 3376301B2
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、例えばダイナミッ
ク・ランダム・アクセス・メモリ(DRAM)当の半導
体記憶装置に係わり、特に、ワード線を複数に分割して
駆動する分割駆動方式の駆動回路に関する。
ク・ランダム・アクセス・メモリ(DRAM)当の半導
体記憶装置に係わり、特に、ワード線を複数に分割して
駆動する分割駆動方式の駆動回路に関する。
【0002】
【従来の技術】例えばDRAM等の記憶容量が大きくな
り、複数のメモリセルが配列されたメモリセルアレイの
大きさが大きくなると、メモリセルを選択するワード線
の長さも長くなる。この長いワード線は大きな時定数を
有するため、メモリセルアレイの一個所から駆動する
と、ワード線の立ち上げに長時間を要する。これを解決
する一つの方法として、ワード線を複数に分割して駆動
する分割ワード線駆動方式が開発されている。
り、複数のメモリセルが配列されたメモリセルアレイの
大きさが大きくなると、メモリセルを選択するワード線
の長さも長くなる。この長いワード線は大きな時定数を
有するため、メモリセルアレイの一個所から駆動する
と、ワード線の立ち上げに長時間を要する。これを解決
する一つの方法として、ワード線を複数に分割して駆動
する分割ワード線駆動方式が開発されている。
【0003】図10は、例えば256MビットDRAM
などに適用される一般的な分割ワード線駆動方式を示し
ている。メモリセルアレイ(MCA)101a…101
dは図示せぬ複数のメモリセルと、これらメモリセルを
選択するワード線及びビット線とを有している。これら
メモリセルアレイ101a…101d上には複数の主ワ
ード線/MWL(/は反転信号を示す)が配置されてい
る。これら主ワード線/MWLは主ローデコーダ(MR
DC)102により選択される。各メモリセルアレイ1
01a…101dのワード線/MWL方向両側にはメモ
リセルアレイ内のワード線を駆動するワード線駆動回路
(WLDRV)103a…103eが配置され、これら
ワード線駆動回路103a…103eには副ローデコー
ダ(SRDC)104a…104eがそれぞれ接続され
ている。これら副ローデコーダ104a…104eは複
数のワード線駆動電圧WDRVi、/WDRViを選択
的に出力し、前記ワード線駆動回路103a…103e
に供給する。
などに適用される一般的な分割ワード線駆動方式を示し
ている。メモリセルアレイ(MCA)101a…101
dは図示せぬ複数のメモリセルと、これらメモリセルを
選択するワード線及びビット線とを有している。これら
メモリセルアレイ101a…101d上には複数の主ワ
ード線/MWL(/は反転信号を示す)が配置されてい
る。これら主ワード線/MWLは主ローデコーダ(MR
DC)102により選択される。各メモリセルアレイ1
01a…101dのワード線/MWL方向両側にはメモ
リセルアレイ内のワード線を駆動するワード線駆動回路
(WLDRV)103a…103eが配置され、これら
ワード線駆動回路103a…103eには副ローデコー
ダ(SRDC)104a…104eがそれぞれ接続され
ている。これら副ローデコーダ104a…104eは複
数のワード線駆動電圧WDRVi、/WDRViを選択
的に出力し、前記ワード線駆動回路103a…103e
に供給する。
【0004】上記構成の分割ワード線駆動方式は、ワー
ド線を複数の主ワード線/MWLと複数のワード線WL
とに階層化し、主ローデコーダ102により1本の主ワ
ード線/MWLを選択する。ワード線ドライバ103a
…103eは、この選択された1本の主ワード線/MW
Lに接続される複数のワード線の1本に、副ローデコー
ダ104a…104eから供給されるワード線駆動信号
WDRVを供給する。
ド線を複数の主ワード線/MWLと複数のワード線WL
とに階層化し、主ローデコーダ102により1本の主ワ
ード線/MWLを選択する。ワード線ドライバ103a
…103eは、この選択された1本の主ワード線/MW
Lに接続される複数のワード線の1本に、副ローデコー
ダ104a…104eから供給されるワード線駆動信号
WDRVを供給する。
【0005】
【発明が解決しようとする課題】図11は、上記ワード
線駆動回路(WLDRV)の一例を示している。このワ
ード線駆動回路は副ローデコーダから供給される例えば
4つのワード線駆動電圧WDRV0…WDRV3を選択
的に出力する場合を示している。インバータ回路IV0
…IV3の入力端は前記主ワード線/MWLが接続さ
れ、出力端にはワード線WL0…WL3が接続されてい
る。これらワード線WL0…WL3と接地間にはそれぞ
れNチャネルトランジスタ105a、105b…105
dが接続されている。前記インバータ回路を構成するP
チャネルトランジスタのソースには、ワード線駆動電圧
WDRV0…WDRV3が選択的に供給され、前記トラ
ンジスタ105a…105dのゲートには反転されたワ
ード線駆動電圧/WDRV0…/WDRV3が選択的に
供給される。
線駆動回路(WLDRV)の一例を示している。このワ
ード線駆動回路は副ローデコーダから供給される例えば
4つのワード線駆動電圧WDRV0…WDRV3を選択
的に出力する場合を示している。インバータ回路IV0
…IV3の入力端は前記主ワード線/MWLが接続さ
れ、出力端にはワード線WL0…WL3が接続されてい
る。これらワード線WL0…WL3と接地間にはそれぞ
れNチャネルトランジスタ105a、105b…105
dが接続されている。前記インバータ回路を構成するP
チャネルトランジスタのソースには、ワード線駆動電圧
WDRV0…WDRV3が選択的に供給され、前記トラ
ンジスタ105a…105dのゲートには反転されたワ
ード線駆動電圧/WDRV0…/WDRV3が選択的に
供給される。
【0006】主ローデコーダにより選択された1本の主
ワード線/MWLのみがローレベルとなり、非選択の主
ワード線/MWLはハイレベルとなる。非選択の主ワー
ド線/MWLに接続されたワード線駆動回路の各インバ
ータ回路はNチャネルトランジスタがオン状態となり、
出力信号がローレベルとなる。このため、これらインバ
ータ回路の出力端に接続されたワード線は接地レベルと
なる。
ワード線/MWLのみがローレベルとなり、非選択の主
ワード線/MWLはハイレベルとなる。非選択の主ワー
ド線/MWLに接続されたワード線駆動回路の各インバ
ータ回路はNチャネルトランジスタがオン状態となり、
出力信号がローレベルとなる。このため、これらインバ
ータ回路の出力端に接続されたワード線は接地レベルと
なる。
【0007】一方、選択された主ワード線/MWLに接
続されたワード線駆動回路の各インバータ回路はPチャ
ネルトランジスタがオン状態となる。副ローデコーダは
ワード線駆動電圧WDRViのうちの一つをハイレベル
とするため、このハイレベルのワード線駆動電圧WDR
Viが供給されるインバータ回路により、1本のワード
線が駆動される。このとき、他のワード線はワード線駆
動電圧/WDRViがハイレベルであるため、トランジ
スタ105a…105dのいずれかがオンしてワード線
は接地レベルとされる。例えばワード線駆動電圧WDR
V0がハイレベルである場合、ワード線WL0が選択さ
れ、残りのワード線WL1…WL3はワード線駆動電圧
/WDRV1…/WDRV3がハイレベルであるため、
トランジスタ105b…105dがオンし、接地レベル
とされる。
続されたワード線駆動回路の各インバータ回路はPチャ
ネルトランジスタがオン状態となる。副ローデコーダは
ワード線駆動電圧WDRViのうちの一つをハイレベル
とするため、このハイレベルのワード線駆動電圧WDR
Viが供給されるインバータ回路により、1本のワード
線が駆動される。このとき、他のワード線はワード線駆
動電圧/WDRViがハイレベルであるため、トランジ
スタ105a…105dのいずれかがオンしてワード線
は接地レベルとされる。例えばワード線駆動電圧WDR
V0がハイレベルである場合、ワード線WL0が選択さ
れ、残りのワード線WL1…WL3はワード線駆動電圧
/WDRV1…/WDRV3がハイレベルであるため、
トランジスタ105b…105dがオンし、接地レベル
とされる。
【0008】上記のように、従来のワード線駆動回路
は、ワード線駆動電圧WDRVとこの相補レベルの/W
DRVを必要としている。このため、副ローデコーダの
回路規模が大きくなるとともに、ワード線駆動回路に配
置される信号線の数が多くなるため、大きなレイアウト
面積を必要とする。
は、ワード線駆動電圧WDRVとこの相補レベルの/W
DRVを必要としている。このため、副ローデコーダの
回路規模が大きくなるとともに、ワード線駆動回路に配
置される信号線の数が多くなるため、大きなレイアウト
面積を必要とする。
【0009】また、上記従来のワード線駆動回路は、ワ
ード線を駆動する際ノイズを発生するという問題を有し
ている。以下、これについて説明する。
ード線を駆動する際ノイズを発生するという問題を有し
ている。以下、これについて説明する。
【0010】図12は、ワード線とビット線の関係を示
しており、図10と同一部分には同一符号を付す。メモ
リセルアレイ101a、101bに配置された複数のワ
ード線WLはメモリセルアレイ101a、101bの両
側に配置されたワード線駆動回路103a、103b、
103cに交互に接続され、これらワード線駆動回路1
03a、103b、103cにより駆動可能とされてい
る。このような構成とすることにより、ワード線駆動回
路を構成する回路素子のレイアウトピッチを十分に確保
できる。前記ワード線WLに交差して配置された複数の
ビット線対BL、/BLにはビット線に読み出された電
位を検出するセンスアンプ(S/A)120a、120
bが接続されている。
しており、図10と同一部分には同一符号を付す。メモ
リセルアレイ101a、101bに配置された複数のワ
ード線WLはメモリセルアレイ101a、101bの両
側に配置されたワード線駆動回路103a、103b、
103cに交互に接続され、これらワード線駆動回路1
03a、103b、103cにより駆動可能とされてい
る。このような構成とすることにより、ワード線駆動回
路を構成する回路素子のレイアウトピッチを十分に確保
できる。前記ワード線WLに交差して配置された複数の
ビット線対BL、/BLにはビット線に読み出された電
位を検出するセンスアンプ(S/A)120a、120
bが接続されている。
【0011】センスアンプによりメモリセルからの信号
を増幅した時、ビット線対BL、/BLはハイレベルと
ローレベルのいずれかになるため、ビット線対BL、/
BLの電位差は大きくなる。また、ビット線BLとワー
ド線WLには必ずカップリング容量がある。ワード線W
Lとビット線対BL、/BLのカップリング容量は、ワ
ード線WLにより選択されたメモリセルがビット線に接
続された場合のほうが、メモリセルがビット線に接続さ
れていない場合より大きい。
を増幅した時、ビット線対BL、/BLはハイレベルと
ローレベルのいずれかになるため、ビット線対BL、/
BLの電位差は大きくなる。また、ビット線BLとワー
ド線WLには必ずカップリング容量がある。ワード線W
Lとビット線対BL、/BLのカップリング容量は、ワ
ード線WLにより選択されたメモリセルがビット線に接
続された場合のほうが、メモリセルがビット線に接続さ
れていない場合より大きい。
【0012】1本のワード線には多数のビット線対が接
続されているため、1つのワード線駆動回路によって選
択されるワード線において、一方のビット線に接続され
るメモリセルに偏って選択するような構成となっている
と、データの状態によっては、ビット線とワード線のカ
ップリングによってセンス時に大きなノイズがワード線
駆動回路に生じてしまう。
続されているため、1つのワード線駆動回路によって選
択されるワード線において、一方のビット線に接続され
るメモリセルに偏って選択するような構成となっている
と、データの状態によっては、ビット線とワード線のカ
ップリングによってセンス時に大きなノイズがワード線
駆動回路に生じてしまう。
【0013】図13は、上記のようにワード線をメモリ
セルアレイの両側に位置するワード線駆動回路によって
駆動する場合におけるビット線対に接続されるメモリセ
ルと選択されるワード線の関係を示している。図13に
丸印で示すワード線WLとビット線BLとの交点の部分
でメモリセルが選択される。また、ワード線WLとビッ
ト線BLとのカップリング容量は、図13にキャパシタ
のシンボルで示すように、この部分が最も大きくなる。
この時、センスアンプによるセンス増幅後のビット線対
BL、/BLのレベルが、図13に示すように、ビット
線BLがハイレベル(H)、ビット線/BLがローレベ
ル(L)となると、ワード線に加わるノイズの方向は図
に“+”“−”で示すようになる。ワード線WL0、W
L1、WL2、WL3は同じワード線駆動回路に接続さ
れているため、ワード線駆動回路のトータルの“+”
“−”はバランスしており、センスされるメモリの情報
によらずワード線駆動回路に大きなノイズが加わること
はない。
セルアレイの両側に位置するワード線駆動回路によって
駆動する場合におけるビット線対に接続されるメモリセ
ルと選択されるワード線の関係を示している。図13に
丸印で示すワード線WLとビット線BLとの交点の部分
でメモリセルが選択される。また、ワード線WLとビッ
ト線BLとのカップリング容量は、図13にキャパシタ
のシンボルで示すように、この部分が最も大きくなる。
この時、センスアンプによるセンス増幅後のビット線対
BL、/BLのレベルが、図13に示すように、ビット
線BLがハイレベル(H)、ビット線/BLがローレベ
ル(L)となると、ワード線に加わるノイズの方向は図
に“+”“−”で示すようになる。ワード線WL0、W
L1、WL2、WL3は同じワード線駆動回路に接続さ
れているため、ワード線駆動回路のトータルの“+”
“−”はバランスしており、センスされるメモリの情報
によらずワード線駆動回路に大きなノイズが加わること
はない。
【0014】上記構成とすれば、ワード線駆動回路に大
きなノイズは発生しない。しかし、このワード線駆動回
路に接続された個々のワード線にはやはりノイズが生じ
ている。すなわち、図11に示すように、各ワード線に
はインバータ回路IV0…IV3を構成し、主ワード線
/MWLの信号でオン、オフするNチャネルトランジス
タ及びワード線駆動電圧/WDRV0…/WDRV3に
よりオン、オフするNチャネルトランジスタ105a…
105dが接続されているため、これらトランジスタの
動作時にワード線にノイズが発生する。
きなノイズは発生しない。しかし、このワード線駆動回
路に接続された個々のワード線にはやはりノイズが生じ
ている。すなわち、図11に示すように、各ワード線に
はインバータ回路IV0…IV3を構成し、主ワード線
/MWLの信号でオン、オフするNチャネルトランジス
タ及びワード線駆動電圧/WDRV0…/WDRV3に
よりオン、オフするNチャネルトランジスタ105a…
105dが接続されているため、これらトランジスタの
動作時にワード線にノイズが発生する。
【0015】上記のように、従来の回路構成の場合、ワ
ード線を駆動するためにワード線駆動電圧WDRVと相
補レベルのワード線駆動電圧/WDRVを必要とし、し
かも、ワード線個々のノイズまで十分に抑えることが困
難であった。
ード線を駆動するためにワード線駆動電圧WDRVと相
補レベルのワード線駆動電圧/WDRVを必要とし、し
かも、ワード線個々のノイズまで十分に抑えることが困
難であった。
【0016】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、相補関係の
ワード線駆動電圧を必要とすることなくワード線を駆動
することにより、レイアウト面積を削減することがで
き、しかも、ワード線個々のノイズを抑えることが可能
な半導体記憶装置を提供しようとするものである。
れたものであり、その目的とするところは、相補関係の
ワード線駆動電圧を必要とすることなくワード線を駆動
することにより、レイアウト面積を削減することがで
き、しかも、ワード線個々のノイズを抑えることが可能
な半導体記憶装置を提供しようとするものである。
【0017】
【課題を解決するための手段】本発明の半導体記憶装置
は、上記課題を解決するため、メモリセルに接続された
複数のワード線と、前記複数のワード線から一群のワー
ド線を選択する信号を生成する第1のワード線選択回路
と、前記第1のワード線選択回路から供給される信号に
応じて選択された前記一群のワード線うちの1つのワー
ド線に駆動電圧を供給する第2のワード線選択回路と、
前記一群のワード線に接続され、前記第1のワード線選
択回路によって前記信号が生成されないとき、各ワード
線をショートする第1のリセット回路と、前記一群のワ
ード線の各ワード線に接続され、前記第2のワード線選
択回路により選択されたワード線の電位に応じて駆動さ
れ、非選択のワード線を所定の電位とする第2のリセッ
ト回路とを具備している。
は、上記課題を解決するため、メモリセルに接続された
複数のワード線と、前記複数のワード線から一群のワー
ド線を選択する信号を生成する第1のワード線選択回路
と、前記第1のワード線選択回路から供給される信号に
応じて選択された前記一群のワード線うちの1つのワー
ド線に駆動電圧を供給する第2のワード線選択回路と、
前記一群のワード線に接続され、前記第1のワード線選
択回路によって前記信号が生成されないとき、各ワード
線をショートする第1のリセット回路と、前記一群のワ
ード線の各ワード線に接続され、前記第2のワード線選
択回路により選択されたワード線の電位に応じて駆動さ
れ、非選択のワード線を所定の電位とする第2のリセッ
ト回路とを具備している。
【0018】前記第2のワード線選択回路は、複数の第
1導電型の第1のトランジスタを有し、前記第1のトラ
ンジスタの各ゲートは前記第1のワード線選択回路に接
続され、各ソースに前記駆動電圧が供給され、各ドレイ
ンがワード線に接続されている。
1導電型の第1のトランジスタを有し、前記第1のトラ
ンジスタの各ゲートは前記第1のワード線選択回路に接
続され、各ソースに前記駆動電圧が供給され、各ドレイ
ンがワード線に接続されている。
【0019】前記第1のリセット回路は、複数の第2導
電型の第2のトランジスタを有し、前記各第2のトラン
ジスタの電流通路は前記各ワード線の相互間に接続さ
れ、ゲートに前記第1のワード線選択回路から出力され
る信号が供給される。
電型の第2のトランジスタを有し、前記各第2のトラン
ジスタの電流通路は前記各ワード線の相互間に接続さ
れ、ゲートに前記第1のワード線選択回路から出力され
る信号が供給される。
【0020】前記第2のリセット回路は、前記一群のワ
ード線の数がn本である場合、n−1個の第2導電型の
第4のトランジスタを有し、各第4のトランジスタのド
レインはn−1本の前記ワード線にそれぞれ接続され、
ソースは前記所定の電位とされ、各第2導電型のトラン
ジスタのゲートは残りの1本のワード線に接続される。
ード線の数がn本である場合、n−1個の第2導電型の
第4のトランジスタを有し、各第4のトランジスタのド
レインはn−1本の前記ワード線にそれぞれ接続され、
ソースは前記所定の電位とされ、各第2導電型のトラン
ジスタのゲートは残りの1本のワード線に接続される。
【0021】前記各ワード線と前記各第1乃至第4のト
ランジスタとを接続する複数のコンタクトをさらに有
し、これらコンタクトは前記各ワード線と一体的に構成
されている。また、前記各コンタクトと前記各ワード線
はデュアルダマシン構造を有している。
ランジスタとを接続する複数のコンタクトをさらに有
し、これらコンタクトは前記各ワード線と一体的に構成
されている。また、前記各コンタクトと前記各ワード線
はデュアルダマシン構造を有している。
【0022】前記ワード線とコンタクトは、第1メタル
層により一体的に形成されている。
層により一体的に形成されている。
【0023】前記コンタクトを形成するためにレジスト
膜に形成される開口の大きさは前記コンタクトよりも大
きく、前記ワード線を形成するための配線溝と前記開口
の論理積をとった領域にコンタクト孔が形成されてい
る。
膜に形成される開口の大きさは前記コンタクトよりも大
きく、前記ワード線を形成するための配線溝と前記開口
の論理積をとった領域にコンタクト孔が形成されてい
る。
【0024】前記第1のトランジスタのゲートは前記ワ
ード線に沿って配置され、前記第2乃至第4のトランジ
スタのゲートは前記ワード線と直行して配置される。
ード線に沿って配置され、前記第2乃至第4のトランジ
スタのゲートは前記ワード線と直行して配置される。
【0025】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【0026】図1は本発明の半導体記憶装置に適用され
るワード線駆動回路を示している。このワード線駆動回
路10は、主ローデコーダ(MRDC)102と副ロー
デコーダ(SRDC)104に接続され、主ローデコー
ダからローアドレスに応じて主ワード線/MWLを介し
て供給される信号と、副ローデコーダ104からローア
ドレスに応じて供給されるワード線駆動電圧WDRV0
…WDRV3に応じて、一群のワード線例えば4本のワ
ード線WL0、WL1、WL2、WL3を駆動する。ワ
ード線駆動電圧は電源電圧を例えば昇圧して生成され
る。
るワード線駆動回路を示している。このワード線駆動回
路10は、主ローデコーダ(MRDC)102と副ロー
デコーダ(SRDC)104に接続され、主ローデコー
ダからローアドレスに応じて主ワード線/MWLを介し
て供給される信号と、副ローデコーダ104からローア
ドレスに応じて供給されるワード線駆動電圧WDRV0
…WDRV3に応じて、一群のワード線例えば4本のワ
ード線WL0、WL1、WL2、WL3を駆動する。ワ
ード線駆動電圧は電源電圧を例えば昇圧して生成され
る。
【0027】PチャネルトランジスタP1、P2、P
3、P4のゲートには主ワード線/MWLが接続され
る。これらトランジスタP1、P2、P3、P4のソー
スには副ローデコーダ104から出力されるワード線駆
動電圧WDRV0…WDRV3がそれぞれ供給され、基
板にはバックゲートバイアスVbb、例えば電源電圧を
昇圧して生成された電位が供給される。これらトランジ
スタP1、P2、P3、P4のドレインはワード線WL
0、WL1、WL2、WL3にそれぞれ接続されてい
る。
3、P4のゲートには主ワード線/MWLが接続され
る。これらトランジスタP1、P2、P3、P4のソー
スには副ローデコーダ104から出力されるワード線駆
動電圧WDRV0…WDRV3がそれぞれ供給され、基
板にはバックゲートバイアスVbb、例えば電源電圧を
昇圧して生成された電位が供給される。これらトランジ
スタP1、P2、P3、P4のドレインはワード線WL
0、WL1、WL2、WL3にそれぞれ接続されてい
る。
【0028】ワード線WL0、WL1、WL2、WL3
の各相互間には、第1のリセット回路11が設けられて
いる。この第1のリセット回路11は、主ワード線/M
WLによりワード線駆動回路が選択されていないとき
に、ワード線WL0、WL1、WL2、WL3をショー
トし、リセット電位Vrsとする。この第1のリセット
回路11は、NチャネルトランジスタN1、N2、N
3、N4、N5により構成されている。すなわち、前記
ワード線WL0とワード線WL1の相互間にはトランジ
スタN1のソース、ドレインが接続され、ワード線WL
1とワード線WL2の相互間にはトランジスタN2のソ
ース、ドレインが接続され、ワード線WL2とワード線
WL3の相互間にはトランジスタN3のソース、ドレイ
ンが接続されている。さらに、ワード線WL1とワード
線WL2の相互間にはトランジスタN4とN5が直列接
続されている。これらトランジスタN1、N2、N3、
N4、N5のゲートは前記主ワード線/MWLに接続さ
れている。また、トランジスタN4とN5の相互接続点
はリセットレベルVrs、例えば接地電位とされてい
る。
の各相互間には、第1のリセット回路11が設けられて
いる。この第1のリセット回路11は、主ワード線/M
WLによりワード線駆動回路が選択されていないとき
に、ワード線WL0、WL1、WL2、WL3をショー
トし、リセット電位Vrsとする。この第1のリセット
回路11は、NチャネルトランジスタN1、N2、N
3、N4、N5により構成されている。すなわち、前記
ワード線WL0とワード線WL1の相互間にはトランジ
スタN1のソース、ドレインが接続され、ワード線WL
1とワード線WL2の相互間にはトランジスタN2のソ
ース、ドレインが接続され、ワード線WL2とワード線
WL3の相互間にはトランジスタN3のソース、ドレイ
ンが接続されている。さらに、ワード線WL1とワード
線WL2の相互間にはトランジスタN4とN5が直列接
続されている。これらトランジスタN1、N2、N3、
N4、N5のゲートは前記主ワード線/MWLに接続さ
れている。また、トランジスタN4とN5の相互接続点
はリセットレベルVrs、例えば接地電位とされてい
る。
【0029】さらに、前記ワード線WL0、WL1、W
L2、WL3には、第2乃至第5のリセット回路12、
13、14、15が設けられている。これら第2乃至第
5のリセット回路12、13、14、15は主ワード線
/MWLによりワード線駆動回路が選択されていると
き、選択されているワード線の電位を用いて選択されて
いないワード線をリセットレベルVrsとする。
L2、WL3には、第2乃至第5のリセット回路12、
13、14、15が設けられている。これら第2乃至第
5のリセット回路12、13、14、15は主ワード線
/MWLによりワード線駆動回路が選択されていると
き、選択されているワード線の電位を用いて選択されて
いないワード線をリセットレベルVrsとする。
【0030】前記第2のリセット回路12は、ワード線
WL0が選択されているときに、その他のワード線をリ
セットする。この第2のリセット回路12は、Nチャネ
ルトランジスタN6、N7、N8により構成されてい
る。トランジスタN6はワード線WL1と接地間に接続
され、トランジスタN7はワード線WL2と接地間に接
続され、トランジスタN8はワード線WL3と接地間に
接続されている。これらトランジスタN6、N7、N8
のゲートはワード線WL0に接続されている。
WL0が選択されているときに、その他のワード線をリ
セットする。この第2のリセット回路12は、Nチャネ
ルトランジスタN6、N7、N8により構成されてい
る。トランジスタN6はワード線WL1と接地間に接続
され、トランジスタN7はワード線WL2と接地間に接
続され、トランジスタN8はワード線WL3と接地間に
接続されている。これらトランジスタN6、N7、N8
のゲートはワード線WL0に接続されている。
【0031】前記第3のリセット回路13は、ワード線
WL1が選択されているときに、その他のワード線をリ
セットする。この第3のリセット回路13は、Nチャネ
ルトランジスタN9、N10、N11により構成されて
いる。トランジスタN9はワード線WL0と接地間に接
続され、トランジスタN10はワード線WL2と接地間
に接続され、トランジスタN11はワード線WL3と接
地間に接続されている。これらトランジスタN9、N1
0、N11のゲートはワード線WL1に接続されてい
る。
WL1が選択されているときに、その他のワード線をリ
セットする。この第3のリセット回路13は、Nチャネ
ルトランジスタN9、N10、N11により構成されて
いる。トランジスタN9はワード線WL0と接地間に接
続され、トランジスタN10はワード線WL2と接地間
に接続され、トランジスタN11はワード線WL3と接
地間に接続されている。これらトランジスタN9、N1
0、N11のゲートはワード線WL1に接続されてい
る。
【0032】前記第4のリセット回路14は、ワード線
WL2が選択されているときに、その他のワード線をリ
セットする。この第4のリセット回路14は、Nチャネ
ルトランジスタN12、N13、N14により構成され
ている。トランジスタN12はワード線WL0と接地間
に接続され、トランジスタN13はワード線WL1と接
地間に接続され、トランジスタN14はワード線WL3
と接地間に接続されている。これらトランジスタN1
2、N13、N14のゲートはワード線WL2に接続さ
れている。
WL2が選択されているときに、その他のワード線をリ
セットする。この第4のリセット回路14は、Nチャネ
ルトランジスタN12、N13、N14により構成され
ている。トランジスタN12はワード線WL0と接地間
に接続され、トランジスタN13はワード線WL1と接
地間に接続され、トランジスタN14はワード線WL3
と接地間に接続されている。これらトランジスタN1
2、N13、N14のゲートはワード線WL2に接続さ
れている。
【0033】前記第5のリセット回路15は、ワード線
WL3が選択されているときに、その他のワード線をリ
セットする。この第5のリセット回路15は、Nチャネ
ルトランジスタN15、N16、N17により構成され
ている。トランジスタN15はワード線WL0と接地間
に接続され、トランジスタN16はワード線WL1と接
地間に接続され、トランジスタN17はワード線WL2
と接地間に接続されている。これらトランジスタN1
5、N16、N17のゲートはワード線WL3に接続さ
れている。
WL3が選択されているときに、その他のワード線をリ
セットする。この第5のリセット回路15は、Nチャネ
ルトランジスタN15、N16、N17により構成され
ている。トランジスタN15はワード線WL0と接地間
に接続され、トランジスタN16はワード線WL1と接
地間に接続され、トランジスタN17はワード線WL2
と接地間に接続されている。これらトランジスタN1
5、N16、N17のゲートはワード線WL3に接続さ
れている。
【0034】上記構成において、動作について説明す
る。主ワード線/MWLによりワード線駆動回路10が
選択されていない場合、主ワード線/MWLはハイレベ
ルとされる。このため、ワード線駆動回路10のPチャ
ネルトランジスタP1…P4はオフとされ、第1のリセ
ット回路11を構成するNチャネルトランジスタN1…
N5がオンとされる。したがって、トランジスタN1…
N3を介してワード線WL0…WL3がショートされ、
さらに、トランジスタN4、N5を介してワード線WL
0…WL3がリセット電位Vrsとされる。
る。主ワード線/MWLによりワード線駆動回路10が
選択されていない場合、主ワード線/MWLはハイレベ
ルとされる。このため、ワード線駆動回路10のPチャ
ネルトランジスタP1…P4はオフとされ、第1のリセ
ット回路11を構成するNチャネルトランジスタN1…
N5がオンとされる。したがって、トランジスタN1…
N3を介してワード線WL0…WL3がショートされ、
さらに、トランジスタN4、N5を介してワード線WL
0…WL3がリセット電位Vrsとされる。
【0035】一方、主ワード線/MWLによりワード線
駆動回路10が選択された場合、主ワード線/MWLは
ローレベルとされる。このため、ワード線駆動回路10
のPチャネルトランジスタP1…P4はオンとなる。こ
の時、ローアドレスに応じて例えば副ローデコーダ10
4よりワード線駆動電圧WDRV0が出力された場合、
この電圧はトランジスタP1を介してワード線WL0に
供給され、このワード線WL0が活性化される。このワ
ード線WL0の活性化に伴い、第2のリセット回路12
が活性化され、トランジスタN6…N8がオンとされ
る。したがって、これらトランジスタN6…N8を介し
てワード線WL1…WL3が接地される。
駆動回路10が選択された場合、主ワード線/MWLは
ローレベルとされる。このため、ワード線駆動回路10
のPチャネルトランジスタP1…P4はオンとなる。こ
の時、ローアドレスに応じて例えば副ローデコーダ10
4よりワード線駆動電圧WDRV0が出力された場合、
この電圧はトランジスタP1を介してワード線WL0に
供給され、このワード線WL0が活性化される。このワ
ード線WL0の活性化に伴い、第2のリセット回路12
が活性化され、トランジスタN6…N8がオンとされ
る。したがって、これらトランジスタN6…N8を介し
てワード線WL1…WL3が接地される。
【0036】また、副ローデコーダ104よりワード線
駆動電圧WDRV1が出力された場合、この電圧はトラ
ンジスタP2を介してワード線WL1に供給され、この
ワード線WL1が活性化される。このワード線WL1の
活性化に伴い、第3のリセット回路13が活性化され、
トランジスタN9…N11がオンとされる。したがっ
て、これらトランジスタN9…N11を介してワード線
WL0、WL2、WL3が接地される。
駆動電圧WDRV1が出力された場合、この電圧はトラ
ンジスタP2を介してワード線WL1に供給され、この
ワード線WL1が活性化される。このワード線WL1の
活性化に伴い、第3のリセット回路13が活性化され、
トランジスタN9…N11がオンとされる。したがっ
て、これらトランジスタN9…N11を介してワード線
WL0、WL2、WL3が接地される。
【0037】同様にして、副ローデコーダ104よりワ
ード線駆動電圧WDRV2が出力された場合、ワード線
WL2が活性化され、このワード線WL2の活性化に伴
い、第4のリセット回路14が活性化される。したがっ
て、トランジスタN12、N13、N14を介してワー
ド線WL0、WL1、WL3が接地される。
ード線駆動電圧WDRV2が出力された場合、ワード線
WL2が活性化され、このワード線WL2の活性化に伴
い、第4のリセット回路14が活性化される。したがっ
て、トランジスタN12、N13、N14を介してワー
ド線WL0、WL1、WL3が接地される。
【0038】さらに、副ローデコーダ104よりワード
線駆動電圧WDRV3が出力された場合、ワード線WL
3が活性化され、このワード線WL3の活性化に伴い、
第5のリセット回路15が活性化される。したがって、
トランジスタN15、N16、N17を介してワード線
WL0、WL1、WL2が接地される。
線駆動電圧WDRV3が出力された場合、ワード線WL
3が活性化され、このワード線WL3の活性化に伴い、
第5のリセット回路15が活性化される。したがって、
トランジスタN15、N16、N17を介してワード線
WL0、WL1、WL2が接地される。
【0039】上記実施例によれば、ワード線駆動回路1
0は第2乃至第5のリセット回路12…15を有し、1
本のワード線が活性化された場合、この活性化されたワ
ード線の電位により対応する第2乃至第5のリセット回
路12…15のうちの1つを活性化することにより、活
性化されていないワード線を接地している。したがっ
て、従来のように、ワード線駆動電圧WDRV0…WD
RV3の相補電圧/WDRV0…/WDRV3を必要と
することなく、活性化されていないワード線をリセット
することができる。
0は第2乃至第5のリセット回路12…15を有し、1
本のワード線が活性化された場合、この活性化されたワ
ード線の電位により対応する第2乃至第5のリセット回
路12…15のうちの1つを活性化することにより、活
性化されていないワード線を接地している。したがっ
て、従来のように、ワード線駆動電圧WDRV0…WD
RV3の相補電圧/WDRV0…/WDRV3を必要と
することなく、活性化されていないワード線をリセット
することができる。
【0040】この実施例の場合、第2乃至第5のリセッ
ト回路12…15を構成する複数のトランジスタを必要
とする。しかし、これらトランジスタのレイアウト面積
は、ワード線駆動電圧/WDRV0…/WDRV3を伝
送する4本の配線を配置するために必要なバス領域のレ
イアウト面積に比べて小さい。このため、トータルのレ
イアウト面積を削減できる。
ト回路12…15を構成する複数のトランジスタを必要
とする。しかし、これらトランジスタのレイアウト面積
は、ワード線駆動電圧/WDRV0…/WDRV3を伝
送する4本の配線を配置するために必要なバス領域のレ
イアウト面積に比べて小さい。このため、トータルのレ
イアウト面積を削減できる。
【0041】また、上記ワード線駆動回路10は複数の
ワード線をショートする第1のリセット回路11を有
し、ワード線駆動回路10が非選択の場合、主ワード線
/MWLの信号により、第1のリセット回路11を駆動
して各ワード線をショートしている。従来のように、各
ワード線に接続されたインバータ回路を構成するNチャ
ネルトランジスタを主ワード線/MWLの信号によりオ
ンさせ、各ワード線を個別に接地する場合、各Nチャネ
ルトランジスタが活性化される際にノイズが発生し、こ
のノイズがワード線の電位を不安定にする。これに対し
て、上記実施例のように、第1のリセット回路11によ
り各ワード線をショートする場合、各ワード線のノイズ
がトランジスタN11…N5を介して直接キャンセルさ
れる。したがって、ワード線駆動回路10からノイズが
発生せず、非選択のワード線の電位を安定に保持でき
る。
ワード線をショートする第1のリセット回路11を有
し、ワード線駆動回路10が非選択の場合、主ワード線
/MWLの信号により、第1のリセット回路11を駆動
して各ワード線をショートしている。従来のように、各
ワード線に接続されたインバータ回路を構成するNチャ
ネルトランジスタを主ワード線/MWLの信号によりオ
ンさせ、各ワード線を個別に接地する場合、各Nチャネ
ルトランジスタが活性化される際にノイズが発生し、こ
のノイズがワード線の電位を不安定にする。これに対し
て、上記実施例のように、第1のリセット回路11によ
り各ワード線をショートする場合、各ワード線のノイズ
がトランジスタN11…N5を介して直接キャンセルさ
れる。したがって、ワード線駆動回路10からノイズが
発生せず、非選択のワード線の電位を安定に保持でき
る。
【0042】図2乃至図8は、発明のワード線駆動回路
のレイアウトの一例を示しており、図2乃至図8におい
て、図1と同一部分には同一符号を付す。
のレイアウトの一例を示しており、図2乃至図8におい
て、図1と同一部分には同一符号を付す。
【0043】図2は、全ての層を重ねて表示している。
PチャネルトランジスタP1…P4は図示せぬN型のウ
ェル領域に形成され、Nチャネルトランジスタにより構
成された第1乃至第5のリセット回路11…15は図示
せぬP型のウェル領域に形成されている。破線で示す主
ワード線/MWLはPチャネルトランジスタの形成領
域、及びNチャネルトランジスタの形成領域上に配置さ
れている。
PチャネルトランジスタP1…P4は図示せぬN型のウ
ェル領域に形成され、Nチャネルトランジスタにより構
成された第1乃至第5のリセット回路11…15は図示
せぬP型のウェル領域に形成されている。破線で示す主
ワード線/MWLはPチャネルトランジスタの形成領
域、及びNチャネルトランジスタの形成領域上に配置さ
れている。
【0044】各Pチャネルトランジスタはチャネル幅を
広くするため、各ゲートG1がワード線と平行とされて
いる。また、各Nチャネルトランジスタは各ゲートG
2、G3、G4、G5、G6がワード線と直行方向に配
置されている。このような構成とすることにより最短距
離で各トランジスタのソースを接地できる。
広くするため、各ゲートG1がワード線と平行とされて
いる。また、各Nチャネルトランジスタは各ゲートG
2、G3、G4、G5、G6がワード線と直行方向に配
置されている。このような構成とすることにより最短距
離で各トランジスタのソースを接地できる。
【0045】図3は、図2の拡散層のレイアウトを示し
ている。Pチャネルトランジスタの形成領域にはP+拡
散層が配置され、Nチャネルトランジスタの形成領域に
はN +拡散層が連続して形成されている。
ている。Pチャネルトランジスタの形成領域にはP+拡
散層が配置され、Nチャネルトランジスタの形成領域に
はN +拡散層が連続して形成されている。
【0046】図4は、図3に示すP+拡散層、N+拡散
層にトランジスタのゲートG1…G6をレイアウトした
場合を示している。拡散層とゲートG1…G6とが重な
った領域がそれぞれPチャネルトランジスタ、Nチャネ
ルトランジスタとなる。
層にトランジスタのゲートG1…G6をレイアウトした
場合を示している。拡散層とゲートG1…G6とが重な
った領域がそれぞれPチャネルトランジスタ、Nチャネ
ルトランジスタとなる。
【0047】図5は、図4に示すレイアウトに、ワード
線WL0…WL3を構成する最下層の第1メタル配線層
M1と、複数のコンタクトを示している。コンタクトC
T1は第1メタル配線層M1とP+拡散層、N+拡散層
とを接続し、コンタクトCT2は第1メタル配線層M1
とゲートG2…G6とを接続する。
線WL0…WL3を構成する最下層の第1メタル配線層
M1と、複数のコンタクトを示している。コンタクトC
T1は第1メタル配線層M1とP+拡散層、N+拡散層
とを接続し、コンタクトCT2は第1メタル配線層M1
とゲートG2…G6とを接続する。
【0048】この第1メタル配線層M1とP+拡散層、
N+拡散層とを接続するコンタクトCT1、及び第1メ
タル配線層M1とゲートG2…G6とを接続するコンタ
クトCT2の形成は、デュアルダマシン技術を使用する
ことにより、微細なコンタクトパターンをレジストで形
成することなく作ることができる。これについては後述
する。
N+拡散層とを接続するコンタクトCT1、及び第1メ
タル配線層M1とゲートG2…G6とを接続するコンタ
クトCT2の形成は、デュアルダマシン技術を使用する
ことにより、微細なコンタクトパターンをレジストで形
成することなく作ることができる。これについては後述
する。
【0049】図6は、第2、第3メタル配線層M2、M
3をレイアウトした状態を示している。破線で示す主ワ
ード線/MWLは第2のメタル配線層M2により構成さ
れている。ワード線駆動電圧WDRV0…WDRV3が
供給される配線、及びPチャネルトランジスタのバック
ゲートバイアスVbbを供給する配線、Nチャネルトラ
ンジスタにリセット電位Vrsを供給する配線が第3の
メタル配線層M3により形成される。複数のコンタクト
CT3は主ワード線/MWL(M2)を構成する第2メ
タル配線層M2とゲートG1に形成された第1メタル配
線層M1とを接続する。複数のコンタクトCT4はワー
ド線駆動電圧WDRV0…WDRV3が供給される配線
としての第3メタル配線層M3とPチャネルトランジス
タの拡散層上に形成された第1メタル配線層M1とをそ
れぞれ接続する。複数のコンタクトCT5はリセット電
位Vrsが供給される配線としての第3メタル配線層M
3とNチャネルトランジスタの拡散層上に形成された第
1メタル配線層M1とをそれぞれ接続する。
3をレイアウトした状態を示している。破線で示す主ワ
ード線/MWLは第2のメタル配線層M2により構成さ
れている。ワード線駆動電圧WDRV0…WDRV3が
供給される配線、及びPチャネルトランジスタのバック
ゲートバイアスVbbを供給する配線、Nチャネルトラ
ンジスタにリセット電位Vrsを供給する配線が第3の
メタル配線層M3により形成される。複数のコンタクト
CT3は主ワード線/MWL(M2)を構成する第2メ
タル配線層M2とゲートG1に形成された第1メタル配
線層M1とを接続する。複数のコンタクトCT4はワー
ド線駆動電圧WDRV0…WDRV3が供給される配線
としての第3メタル配線層M3とPチャネルトランジス
タの拡散層上に形成された第1メタル配線層M1とをそ
れぞれ接続する。複数のコンタクトCT5はリセット電
位Vrsが供給される配線としての第3メタル配線層M
3とNチャネルトランジスタの拡散層上に形成された第
1メタル配線層M1とをそれぞれ接続する。
【0050】さて、前記デュアルダマシン技術は、例え
ば絶縁膜の所要の部分に配線溝及びこの配線溝の所要の
部分に配線溝と連通したコンタクト孔を形成し、この
後、配線溝及びコンタクト孔内にメタルを充填し、配線
溝及びコンタクト孔以外の絶縁膜上にある余分なメタル
をCMP(化学的機械研磨)法を用いて研磨し、メタル
配線とコンタクトを同時に形成する技術である。メタル
配線の配線溝とコンタクト孔の形成方法は、先ず、配線
溝を作り、この後、配線溝の底部にコンタクト孔を形成
する。コンタクト孔は配線溝とコンタクト孔を形成する
ためのレジストパターンの開口との重なり合った領域と
して自己整合的に決めることができる。
ば絶縁膜の所要の部分に配線溝及びこの配線溝の所要の
部分に配線溝と連通したコンタクト孔を形成し、この
後、配線溝及びコンタクト孔内にメタルを充填し、配線
溝及びコンタクト孔以外の絶縁膜上にある余分なメタル
をCMP(化学的機械研磨)法を用いて研磨し、メタル
配線とコンタクトを同時に形成する技術である。メタル
配線の配線溝とコンタクト孔の形成方法は、先ず、配線
溝を作り、この後、配線溝の底部にコンタクト孔を形成
する。コンタクト孔は配線溝とコンタクト孔を形成する
ためのレジストパターンの開口との重なり合った領域と
して自己整合的に決めることができる。
【0051】図7乃至図9は、上記デュアルダマシン技
術を用いたコンタクトの形成方法を示している。
術を用いたコンタクトの形成方法を示している。
【0052】図7は、絶縁膜70に形成された複数の配
線溝71のレイアウトを示している。これら配線溝71
は上記第1メタル配線層M1に対応して形成されてい
る。
線溝71のレイアウトを示している。これら配線溝71
は上記第1メタル配線層M1に対応して形成されてい
る。
【0053】図8は、コンタクトを形成するためのレジ
ストパターンを示している。すなわち、レジスト80に
はコンタクト孔に対応して複数の開口81が形成されて
いる。コンタクト孔を形成する際、図7に示す配線溝7
1のレイアウトの上に、図8に示すレジストパターンが
形成され、このレジストパターンをマスクとして絶縁膜
70がエッチングされる。図7に示す配線溝71以外の
領域は耐エッチング性の膜により覆われている。このた
め、図7と図8の論理積を取った領域にのみコンタクト
孔が形成される。この領域は図5に示すコンタクトCT
1、CT2と一致する。
ストパターンを示している。すなわち、レジスト80に
はコンタクト孔に対応して複数の開口81が形成されて
いる。コンタクト孔を形成する際、図7に示す配線溝7
1のレイアウトの上に、図8に示すレジストパターンが
形成され、このレジストパターンをマスクとして絶縁膜
70がエッチングされる。図7に示す配線溝71以外の
領域は耐エッチング性の膜により覆われている。このた
め、図7と図8の論理積を取った領域にのみコンタクト
孔が形成される。この領域は図5に示すコンタクトCT
1、CT2と一致する。
【0054】図9は、図5に9−9線で示すコンタクト
CT1の断面を示している。このように、配線溝71の
底部にコンタクト孔81が形成される。これら配線溝7
1、及びコンタクト孔81内に第1メタル配線層M1が
一体的に形成されている。
CT1の断面を示している。このように、配線溝71の
底部にコンタクト孔81が形成される。これら配線溝7
1、及びコンタクト孔81内に第1メタル配線層M1が
一体的に形成されている。
【0055】上記のように、デュアルダマシン法を使う
ことにより、コンタクト孔を形成する際、実際のコンタ
クト孔の大きさのパターンをレジストにより形成する必
要がなく、実際のコンタクト孔の開口より大きなレジス
トパターンを用いてコンタクト孔を形成することが可能
となる。このため、微細なレジストパターンの合わせ余
裕を緩和でき、製造を容易化できる。
ことにより、コンタクト孔を形成する際、実際のコンタ
クト孔の大きさのパターンをレジストにより形成する必
要がなく、実際のコンタクト孔の開口より大きなレジス
トパターンを用いてコンタクト孔を形成することが可能
となる。このため、微細なレジストパターンの合わせ余
裕を緩和でき、製造を容易化できる。
【0056】一般に、コンタクトの寸法は、半導体集積
回路の製造で使われる最小の設計寸法である。また、半
導体集積回路は、益々微細化されているためコンタクト
孔と同一の大きさの開口をレジストにより形成すること
は一層困難となっている。したがって、上記デュアルダ
マシン法を用いたコンタクト形成方法は極めて有効で
る。
回路の製造で使われる最小の設計寸法である。また、半
導体集積回路は、益々微細化されているためコンタクト
孔と同一の大きさの開口をレジストにより形成すること
は一層困難となっている。したがって、上記デュアルダ
マシン法を用いたコンタクト形成方法は極めて有効で
る。
【0057】なお、第2乃至第5のリセット回路12…
15を構成する各トランジスタは各ワード線と接地間に
接続されているが、これに限らず、第1のリセット回路
11のように、非選択のワード線相互をショートする構
成としてもよい。
15を構成する各トランジスタは各ワード線と接地間に
接続されているが、これに限らず、第1のリセット回路
11のように、非選択のワード線相互をショートする構
成としてもよい。
【0058】その他、本発明は上記実施例に限定される
ものではなく、発明の要旨を変えない範囲で種々変形実
施可能なことは勿論である。
ものではなく、発明の要旨を変えない範囲で種々変形実
施可能なことは勿論である。
【0059】
【発明の効果】以上、詳述したように本発明によれば、
相補関係のワード線駆動電圧を必要とすることなくワー
ド線を駆動することにより、レイアウト面積を削減する
ことができ、しかも、ワード線個々のノイズを抑えるこ
とが可能な半導体記憶装置を提供できる。
相補関係のワード線駆動電圧を必要とすることなくワー
ド線を駆動することにより、レイアウト面積を削減する
ことができ、しかも、ワード線個々のノイズを抑えるこ
とが可能な半導体記憶装置を提供できる。
【0060】さらに、本発明によれば、デュアルダマシ
ン法を用いることにより、微細な配線に接続される微細
なコンタクトを容易に製造することが可能な半導体記憶
装置を提供できる。
ン法を用いることにより、微細な配線に接続される微細
なコンタクトを容易に製造することが可能な半導体記憶
装置を提供できる。
【図1】図1は本発明の半導体記憶装置に適用されるワ
ード線駆動回路の一実施例を示す回路図。
ード線駆動回路の一実施例を示す回路図。
【図2】図1に示すワード線駆動回路のレイアウトの一
例を示す平面図。
例を示す平面図。
【図3】図2の一部のレイアウトを示す平面図。
【図4】図2の一部のレイアウトを示す平面図。
【図5】図2の一部のレイアウトを示す平面図。
【図6】図2のレイアウトに第2、第3メタル配線層を
形成した状態を示す平面図。
形成した状態を示す平面図。
【図7】図2の第1メタル配線層が形成される配線溝の
レイアウトを示す平面図。
レイアウトを示す平面図。
【図8】コンタクトを形成するためのレジストパターン
を示す平面図。
を示す平面図。
【図9】図5の9−9線に沿った断面図。
【図10】分割ワード線駆動方式を示す構成図。
【図11】ワード線駆動回路(WLDRV)の一例を示
す回路図。
す回路図。
【図12】ワード線とビット線の関係を示す構成図。
【図13】図12の動作を説明するための構成図。
10…ワード線駆動回路、
11…15…第1乃至第5のリセット回路、
102…主ローデコーダ(MRDC)、
104…副ローデコーダ(SRDC)、
WDRV0…WDRV3…ワード線駆動電圧、
WL0…WL3…ワード線、
/MWL…主ワード線、
CT1…CT5…コンタクト、
M1、M2、M3…第1乃至第3メタル配線層。
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/8242
G11C 11/407
H01L 27/108
Claims (11)
- 【請求項1】 メモリセルに接続された複数のワード線
と、 前記複数のワード線から一群のワード線を選択する信号
を生成する第1のワード線選択回路と、 前記第1のワード線選択回路から供給される信号に応じ
て選択された前記一群のワード線うちの1つのワード線
に駆動電圧を供給する第2のワード線選択回路と、 前記一群のワード線に接続され、前記第1のワード線選
択回路によって前記信号が生成されないとき、各ワード
線をショートする第1のリセット回路と、 前記一群のワード線の各ワード線に接続され、前記第2
のワード線選択回路により選択されたワード線の電位に
応じて駆動され、非選択のワード線を所定の電位とする
第2のリセット回路とを具備する半導体記憶装置。 - 【請求項2】 メモリセルに接続された複数のワード線
と、 複数の前記ワード線から一群のワード線を選択する信号
を生成する第1のワード線選択回路と、 前記一群のワード線のうちの各ワード線に電流の一端が
それぞれ接続され、各ゲートに前記第1のワード線選択
回路により生成された前記信号が供給される第1導電型
の第1のトランジスタと、 前記第1のトランジスタの前記電流の他端に接続され、
前記一群のワード線のうちの一つを駆動するための駆動
電圧を生成し、前記各第1のトランジスタの前記電流通
路の他端に供給する第2のワード線選択回路と、 前記一群のワード線に接続され、前記第1のワード線選
択回路から前記供給される前記信号が非選択を示すと
き、前記一群のワード線をショートする第1のリセット
回路と、 前記一群の各ワード線に接続され、前記第2のワード線
選択回路により選択されたワード線の電位に応じて駆動
され、非選択のワード線を所定の電位とする第2のリセ
ット回路とを具備する半導体記憶装置。 - 【請求項3】 前記第2のワード線選択回路は、複数の
第1導電型の第1のトランジスタを有し、前記第1のト
ランジスタの各ゲートは前記第1のワード線選択回路に
接続され、各ソースに前記駆動電圧が供給され、各ドレ
インがワード線に接続されことを特徴とする請求項1記
載の半導体記憶装置。 - 【請求項4】 前記第1のリセット回路は、複数の第2
導電型の第2のトランジスタを有し、前記各第2のトラ
ンジスタの電流通路は前記各ワード線の相互間に接続さ
れ、ゲートに前記第1のワード線選択回路から出力され
る信号が供給される請求項1又は2記載の半導体記憶装
置。 - 【請求項5】 前記一群のワード線のうち、一対のワー
ド線の相互間に電流通路が直列接続され、各ゲートに前
記第1のワード線選択回路から出力される信号が供給さ
れる複数の第2導電型の第3のトランジスタを有し、前
記電流通路の中間部には所定のリセット電位とが供給さ
れることを特徴とする請求項4記載の半導体記憶装置。 - 【請求項6】 前記第2のリセット回路は、前記一群の
ワード線の数がn本である場合、n−1個の第2導電型
の第4のトランジスタを有し、各第4のトランジスタの
ドレインはn−1本の前記ワード線にそれぞれ接続さ
れ、ソースは前記所定の電位とされ、各第2導電型のト
ランジスタのゲートは残りの1本のワード線に接続され
ることを特徴とする請求項5記載の半導体記憶装置。 - 【請求項7】 前記各ワード線と前記各第1乃至第4の
トランジスタとを接続する複数のコンタクトをさらに有
し、これらコンタクトは前記各ワード線と一体的に構成
されていることを特徴とする請求項6記載の半導体記憶
装置。 - 【請求項8】 前記各コンタクトと前記各ワード線はデ
ュアルダマシン構造を有することを特徴とする請求項7
記載の半導体記憶装置。 - 【請求項9】 前記各ワード線と前記各コンタクトは、
第1メタル層により一体的に構成されることを特徴とす
る請求項8記載の半導体記憶装置。 - 【請求項10】 前記コンタクトを形成するためにレジ
スト膜に形成される開口のサイズは前記コンタクトのサ
イズよりも大きく、コンタクト孔は前記ワード線を形成
するための配線溝と前記開口の論理積をとった領域に配
置されることを特徴とする請求項7記載の半導体記憶装
置。 - 【請求項11】 前記第1のトランジスタのゲートは前
記ワード線に沿って配置され、前記第2乃至第4のトラ
ンジスタのゲートは前記ワード線と直行して配置される
ことを特徴とする請求項7記載の半導体記憶装置。
Priority Applications (4)
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JP34562498A JP3376301B2 (ja) | 1998-12-04 | 1998-12-04 | 半導体記憶装置 |
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KR1019990054997A KR100312830B1 (ko) | 1998-12-04 | 1999-12-04 | 레이 아웃 면적이 삭감된 반도체 기억 장치와 그 제조 방법 |
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---|---|---|---|
JP34562498A JP3376301B2 (ja) | 1998-12-04 | 1998-12-04 | 半導体記憶装置 |
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JP3376301B2 true JP3376301B2 (ja) | 2003-02-10 |
Family
ID=18377871
Family Applications (1)
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---|---|---|---|
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KR (1) | KR100312830B1 (ja) |
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-
1999
- 1999-12-02 US US09/453,038 patent/US6192000B1/en not_active Expired - Fee Related
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- 1999-12-04 TW TW088121253A patent/TW441089B/zh not_active IP Right Cessation
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