KR100470971B1 - 리드 전용 메모리 셀, 이 셀의 프로그램 방법, 이 셀의레이아웃 방법, 및 이 셀을 구비한 리드 전용 메모리 장치 - Google Patents

리드 전용 메모리 셀, 이 셀의 프로그램 방법, 이 셀의레이아웃 방법, 및 이 셀을 구비한 리드 전용 메모리 장치 Download PDF

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Abstract

본 발명은 리드 전용 메모리 셀, 이 셀의 프로그램 방법, 이 셀의 레이아웃 방법, 및 이 셀을 구비한 리드 전용 메모리 장치를 공개한다. 이 셀은 워드 라인에 연결된 게이트, 비트 라인에 연결된 제1단자, 및 접지 라인, 제1선택 신호 라인, 제2선택 신호 라인에 연결되거나 신호 라인들에 연결되지 않는 제2단자를 구비하고, 제2단자의 연결에 따라 2비트의 데이터를 저장하는 것을 특징으로 한다. 이 셀의 프로그램 방법은 워드 라인에 연결된 게이트, 비트 라인에 연결된 제1단자, 및 제2단자를 가지고, 제2단자를 접지전압 라인에 연결함에 의해서 데이터 "00"을 프로그램하고, 제2단자를 제1선택신호 라인에 연결함에 의해서 데이터 "10"을 프로그램하고, 제2단자를 제2선택신호 라인에 연결함에 의해서 데이터 "01"을 프로그램하고, 제2단자를 연결하지 않음에 의해서 데이터 "11"을 프로그램하는 것을 특징으로 한다. 따라서, 하나의 메모리 셀에 적어도 2개이상의 데이터를 저장할 수 있고, 비트 라인들 각각의 기생 캐패시턴스의 차이를 줄이기 위해 설계시에 별도의 회로를 추가하지 않아도 됨으로써 레이아웃 면적을 줄일 수 있다.

Description

리드 전용 메모리 셀, 이 셀의 프로그램 방법, 이 셀의 레이아웃 방법, 및 이 셀을 구비한 리드 전용 메모리 장치{Read only memory cell, program and layout method of the cell, and read only memory device comprising the cell}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리드 전용 메모리 셀, 이 셀의 프로그램 방법, 이 셀의 레이아웃 방법, 및 이 셀을 구비한 리드 전용 메모리 장치에 관한 것이다.
종래의 리드 전용 메모리 장치(ROM; read only memory)의 메모리 셀은 접지전압에 연결된 소스와 비트 라인에 연결되거나 연결되지 않는 드레인과 하나의 워드 라인에 연결된 게이트를 가진 NMOS트랜지스터로 구성되어 있다.
이 셀의 프로그램 방법은 NMOS트랜지스터의 드레인을 비트 라인에 연결함에 의해서 "0"을 프로그램하고, NMOS트랜지스터의 드레인을 비트 라인에 연결하지 않음에 의해서 "1"을 프로그램한다. 즉, NMOS트랜지스터를 통한 방전 경로를 형성함에 의해서 "0"을 프로그램하고, NMOS트랜지스터를 통한 방전 경로를 형성하지 않음에 의해서 "1"을 프로그램한다. 이때, 일반적으로, 집적도를 높이기 위해 이 셀의 프로그램을 NMOS트랜지스터를 형성하는 프론트-엔드 층(front-end layer)에서 수행한다.
도1은 종래의 리드 전용 메모리 장치의 일예의 구성을 나타내는 블록도로서, 메모리 셀 어레이(10), 로우 디코더(12), 프리차지 회로(14), 데이터 전송 게이트(16), 컬럼 디코더(18), 및 데이터 출력 회로(20)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(10)는 워드 라인들(WL1 ~ WLi)에 연결된 게이트와 접지전압에 연결된 소스와 비트 라인들(BL1 ~ BLj)에 연결되거나 연결되지 않은 드레인을 가진 NMOS트랜지스터들(N)로 구성되어 있다. 이때, 비트 라인에 연결된 NMOS트랜지스터(N)는 "0" 이 프로그램된 셀이고, 비트 라인에 연결되지 않은 NMOS트랜지스터(N)는 "1" 이 프로그램된 셀이다. 로우 디코더(12)는 로우 어드레스(RA)를 디코딩하여 워드 라인들(WL1 ~ WLi)을 선택한다. 프리차지 회로(14)는 프리차지 동작시에 비트 라인들(BL1 ~ BLj)을 "하이"레벨로 프리차지한다. 데이터 전송 게이트(16)는 컬럼 선택신호들(Y1 ~ Yj)에 응답하여 비트 라인들(BL1 ~ BLj)의 데이터를 전송한다. 컬럼 디코더(18)는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택신호들(Y1 ~ Yj)을 발생한다. 데이터 출력회로(20)는 데이터 전송 게이트(16)를 통하여 전송되는 데이터를 입력하여 출력 데이터(Dout)를 발생한다.
도1을 이용하여 워드 라인(WL1)이 선택되고, 컬럼 선택신호(Y1)가 선택되는 종래의 리드 전용 메모리 장치의 하나의 동작예를 설명하면 다음과 같다.
먼저, 리드 동작이 수행되면 프리차지 회로(14)에 의해서 비트 라인들(BL1 ~ BLj)이 "하이"레벨로 프리차지된다.
그 후, 워드 라인(WL1)이 선택되면 워드 라인들(WL1)에 연결된 NMOS트랜지스터들(N)이 선택된다. 이때, 비트 라인들(BL1, BLj)로부터 접지전압으로 전류 흐름이 발생되어 비트 라인들(BL1, BLj)은 "로우"레벨로 되고, 비트 라인(BL2)으로부터 접지전압으로의 전하 방출이 발생되지 않아 비트 라인(BL2)은 "하이"레벨을 유지한다.
이 상태에서, 컬럼 선택신호(Y1)가 발생되면 비트 라인(BL1)의 "로우"레벨의 신호가 데이터 전송 게이트(16)를 통하여 출력된다.
상술한 바와 같은 종래의 리드 전용 메모리 장치의 메모리 셀은 하나의 NMOS트랜지스터에 1비트의 데이터만 저장할 수 있다.
그리고, 종래의 리드 전용 메모리 장치의 메모리 셀 어레이의 비트 라인들사이의 기생 캐패시턴스의 차이가 커서 회로의 동작에 좋지 않은 영향을 미치게 된다. 그래서, 회로 설계시에 비트 라인들 각각의 기생 캐패시턴스의 차를 보상하기 위한 회로가 추가되어야 하고, 이에 따라, 레이아웃 면적 증가, 전력 소모 증가, 및 속도 저하가 초래될 수 있다.
여기에서, 종래의 리드 전용 메모리 장치의 메모리 셀 어레이의 비트 라인들 각각의 기생 캐패시턴스의 최대치와 최소치를 계산해 보면 다음과 같다.
동일 비트 라인의 모든 NMOS트랜지스터들(N)이 "0"으로 프로그램되는 경우의 비트 라인 기생 캐패시턴스는 i ×NMOS트랜지스터의 드레인 캐패시턴스 + 비트 라인의 라인 캐패시턴스로 나타내어지고 (여기서 i는 하나의 비트 라인에 연결된 비트 셀 NMOS트랜지스터의 개수) , 동일 비트 라인의 모든 NMOS트랜지스터들(N)이 "1"로 프로그램되는 경우의 비트 라인 기생 캐패시턴스는 0 ×NMOS트랜지스터의 드레인 캐패시턴스 + 비트 라인의 라인 캐패시턴스로 나타내어진다. 결과적으로, 비트 라인들(BL1 ~ BLj)의 기생 캐패시턴스의 최대치와 최소치의 차이는 i ×NMOS트랜지스터의 드레인 캐패시턴스로 나타내어진다. 즉, 비트 라인들(BL1 ~ BLj)사이의 기생 캐패시턴스의 차이가 최소 0에서 최대 i ×NMOS트랜지스터의 드레인 캐패시턴스까지의 값을 가진다.
도2는 종래의 리드 전용 메모리 장치의 다른 예의 구성을 나타내는 블록도로서, 도1의 메모리 셀 어레이의 이웃하는 워드 라인들에 연결된 NMOS트랜지스터들(N)의 소스를 접지전압에 공통으로 연결하여 구성되어 있다.
도2에 나타낸 리드 전용 메모리 장치는 레이아웃시에 두 개의 접지전압 신호 인가 라인 대신에 하나의 접지전압 신호 인가 라인만 배치되기 때문에 레이아웃 면적이 도1의 리드 전용 메모리 장치에 비해서 줄어들 수는 있다.
그러나, 도2에 나타낸 리드 전용 메모리 장치 또한, 도1에 나타낸 리드 전용 메모리 장치와 동일한 문제들을 지니고 있다.
그리고, 도1 및 도2에 나타낸 종래의 리드 전용 메모리 장치는 메모리 셀을 프로그램시에 백-엔드 층(back-end layer)으로 프로그램하게 되면 액티브 영역을 분리하여 레이아웃해야 하기 때문에 프론트-엔드 층(front-end layer)으로 프로그램하는 경우보다 레이아웃 면적이 증가하게 된다. 그래서, 일반적으로 집적도를 높이기 위해서 백-엔드 층을 사용하여 프로그램하지 않고 프론트-엔드 층을 사용하여 프로그램한다.
그러나, 제품 개발 초기에 프로그램이 확정되지 않은 상태에서 프로그램을 하게 됨으로써 수회의 프로그램 교정 작업을 요구하는 커스터머가 증가하게 되고, 이에 따라, 리드 전용 메모리 장치를 프로그램하는 층으로써 프론트-엔드 층을 사용하는 것보다 백-엔드 층을 사용하는 것이 요구되고 있다.
본 발명의 제1목적은 하나의 메모리 셀에 적어도 2개 이상의 데이터를 프로그램하는 것이 가능한 리드 전용 메모리 셀을 제공하는데 있다.
본 발명의 제2목적은 비트 라인들 각각의 기생 캐패시턴스의 크기가 동일한 리드 전용 메모리 셀을 제공하는데 있다.
본 발명의 제3목적은 상기 제1목적과 제2목적을 달성하기 위한 리드 전용 메모리 셀의 프로그램 방법을 제공하는데 있다.
본 발명의 제4목적은 상기 제1목적과 제2목적을 달성하기 위한 리드 전용 메모리 셀의 레이아웃 방법을 제공하는데 있다.
본 발명의 제5목적은 백-엔드 층을 사용하여 프로그램하는 경우에도 레이아웃 면적 증가를 최소화할 수 있는 리드 전용 메모리 셀의 레이아웃 방법을 제공하는데 있다.
본 발명의 제6목적은 상기 제1목적과 제2목적을 달성하기 위한 리드 전용 메모리 셀을 구비한 리드 전용 메모리 장치를 제공하는데 있다.
상기 제1 및 제2목적을 달성하기 위한 본 발명의 리드 전용 메모리 셀은 워드 라인에 연결된 게이트, 비트 라인에 연결된 제1단자, 및 접지 라인, 제1선택 신호 라인, 제2선택 신호 라인에 연결되거나 신호 라인들에 연결되지 않는 제2단자를 구비하고, 상기 제2단자의 연결에 따라 2비트의 데이터를 저장하는 것을 특징으로 한다.
상기 제3목적을 달성하기 위한 본 발명의 리드 전용 메모리 셀의 프로그램 방법은 워드 라인에 연결된 게이트, 비트 라인에 연결된 제1단자, 및 제2단자를 가지고, 상기 제2단자를 접지전압 라인에 연결함에 의해서 데이터 "00"을 프로그램하고, 상기 제2단자를 제1선택신호 라인에 연결함에 의해서 데이터 "10"을 프로그램하고, 상기 제2단자를 제2선택신호 라인에 연결함에 의해서 데이터 "01"을 프로그램하고, 상기 제2단자를 연결하지 않음에 의해서 데이터 "11"을 프로그램하는 것을 특징으로 한다.
상기 제4 및 제5목적을 달성하기 위한 본 발명의 리드 전용 메모리 셀의 레이아웃 방법은 워드 라인에 연결된 게이트, 비트 라인에 연결된 제1단자, 및 접지전압 라인, 제1선택신호 라인, 또는 제2선택신호 라인에 연결되거나, 연결이 없는 제2단자를 가지는 것을 특징으로 하는 리드 전용 메모리 셀의 레이아웃 방법에 있어서, 상기 제1단자 및 제2단자를 형성하는 액티브 영역을 사선 방향으로 배치하는 단계, 상기 액티브 영역에 교차하는 방향으로 게이트를 배치하는 단계, 상기 액티브 영역의 상기 제1단자 영역위에 상기 비트 라인을 세로 방향으로 배치하는 단계, 상기 비트 라인과 교차하는 방향으로 배치된 상기 접지전압 라인을 배치하는 단계, 및 상기 제1 및 제2선택신호 라인들을 상기 비트 라인들과 동일 방향으로 배치하는 단계를 구비하는 것을 특징으로 하고, 상기 비트 라인 배치 단계는 상기 액티브 영역의 상기 제1단자 영역에 제1콘택을 형성하고, 상기 제2단자 영역에 제2콘택을 형성하는 단계, 상기 액티브 영역의 상기 제1단자 영역에 형성된 상기 제1콘택위에 세로 방향으로 상기 비트 라인을 형성하는 제1메탈 라인을 배치하고, 상기 액티브 영역의 상기 제2단자 영역에 형성된 상기 제2콘택위에 세로 방향으로 제2메탈 라인을 배치하는 단계를 구비하고, 상기 접지전압 라인 배치 단계는 상기 제2메탈 라인에 제3콘택을 형성하는 단계, 및 상기 제3콘택위에 가로 방향으로 제3메탈 라인을 배치하고, 상기 제2메탈 라인 위에 가로 방향으로 상기 접지전압 라인을 형성하는 제4메탈 라인을 배치하는 단계를 구비하는 것을 특징으로 한다.
상기 제6목적을 달성하기 위한 본 발명의 리드 전용 메모리 셀을 구비한 리드 전용 메모리 장치는 복수개의 워드 라인들, 복수개의 비트 라인들, 복수개의 제1선택신호 라인들, 복수개의 제2선택신호 라인들, 및 복수개의 리드 전용 메모리 셀들을 구비하고, 상기 복수개의 리드 전용 메모리 셀들 각각이 상기 복수개의 워드 라인들 중 하나에 연결된 게이트, 상기 복수개의 비트 라인들 중 하나에 연결된 제1단자, 및 접지전압 라인, 상기 복수개의 제1선택신호 라인들 중 하나, 또는 상기 복수개의 제2선택신호 라인들 중 하나에 연결되거나, 연결이 없는 제2단자를 가지는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 리드 전용 메모리 셀, 이 셀의 프로그램 방법, 이 셀의 레이아웃 방법, 및 이 셀을 구비한 리드 전용 메모리 장치를 설명하면 다음과 같다.
도3은 본 발명의 리드 전용 메모리 셀을 구비한 리드 전용 메모리 장치의 구성을 나타내는 실시예의 블록도로서, 메모리 셀 어레이(30), 로우 디코더(32), 프리차지 회로(34), 데이터 전송 게이트(36), 제1컬럼 디코더(38), 제2컬럼 디코더(40), 및 데이터 출력회로(42)로 구성되어 있다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(30)는 워드 라인들(WL1 ~ WLi)에 연결된 게이트와 비트 라인들(BL1 ~ BLj)에 연결된 드레인과 접지전압, 제1선택신호 라인들(sel11 ~ selj1), 제2선택신호 라인들(sel12 ~ selj2)에 연결되거나 연결되지 않은 소스를 가짐에 의해서 데이터 "00", "10", "01", "11"이 각각 프로그램된 NMOS트랜지스터들(N1, N2, N3, N4)을 구비하여 구성되어 있다. 로우 디코더(32)는 로우 어드레스(RA)를 디코딩하여 워드 라인들(WL1 ~ WLi)을 선택한다. 프리차지 회로(34)는 비트 라인들(BL1 ~ BLj)중 선택된 비트 라인을 프리차지한다. 데이터 전송 게이트(36)는 컬럼 선택신호들(Y1 ~ Yj)에 응답하여 비트 라인들(BL1 ~ BLj)의 데이터를 전송한다. 제1컬럼 디코더(38)는 최하위 비트를 제외한 컬럼 어드레스(CA2 ~ CAy)를 디코딩하여 컬럼 선택신호들(Y1 ~ Yj)을 발생한다. 제2컬럼 디코더(40)는 컬럼 어드레스(CA1 ~ CAy)를 디코딩하여 선택신호 라인들((sel11, sel12) ~ (selj1, selj2))들을 발생한다. 데이터 출력회로(42)는 데이터 전송 게이트(36)를 통하여 전송되는 데이터를 입력하여 출력 데이터(Dout)를 발생한다.
도3에 나타낸 리드 전용 메모리 장치의 리드 전용 메모리 셀의 프로그램 방법을 설명하면 다음과 같다.
먼저, NMOS트랜지스터(N1)와 같이 연결하게 되면 데이터 "00"이 프로그램된다. 즉, NMOS트랜지스터(N1)의 게이트를 워드 라인에 연결하고, 드레인을 비트 라인(BL1 ~ BLj)에 연결하고, 소스를 접지전압 라인에 연결한다.
그리고, NMOS트랜지스터(N2)와 같이 연결하게 되면 데이터 "10"이 프로그램된다. 즉, NMOS트랜지스터(N2)의 게이트를 워드 라인에 연결하고, 드레인을 비트 라인(BL1 ~ BLj)에 연결하고, 소스를 제1선택신호(sel11 ~ selj1)에 연결한다.
다음, NMOS트랜지스터(N3)와 같이 연결하게 되면 데이터 "01"이 프로그램된다. 즉, NMOS트랜지스터(N3)의 게이트를 워드 라인에 연결하고, 드레인을 비트 라인(BL1 ~ BLj)에 연결하고, 소스를 제2선택신호(sel12 ~ selj2)에 연결한다.
마지막으로, NMOS트랜지스터(N4)와 같이 연결하게 되면 데이터 "11"이 프로그램된다. 즉, NMOS트랜지스터(N4)의 게이트를 워드 라인에 연결하고, 드레인을 비트 라인(BL1 ~ BLj)에 연결하고, 소스를 연결하지 않는다.
도3에 나타낸 리드 전용 메모리 장치의 리드 동작을 설명하면 다음과 같다.
리드 동작 전에 워드 라인들(WL1 ~ WLi)과 비트 라인들(BL1 ~ BLj)은 "로우"레벨로, 선택신호 라인들((sel11, sel12) ~ (selj1, selj2))은 "로우"레벨로 되어 있다.
이 상태에서, 제1선택신호 라인(sel11) 혹은 제2선택신호 라인(sel12)의 활성화에 의해 NMOS트랜지스터(N1)를 억세스하는 리드 동작이 수행되면, 워드 라인(WL1), 비트 라인(BL1) 및 제1선택신호 라인(sel11)(또는, 제2선택신호 라인(sel12))이 "하이"레벨로 되고, 나머지 비트 라인들(BL2 ~ BLj) 및 나머지 선택신호 라인들(sel12, ..., selj1, selj2)(또는, 선택신호 라인들(sel11, sel21, sel22, ..., selj1, selj2))은 "로우"레벨을 유지한다. 그러면, NMOS트랜지스터(N1)가 온되어 비트 라인(BL1)으로부터 접지전압 라인으로 NMOS트랜지스터(N1)를 통하여 전하가 방출되어 비트 라인(BL1)이 "로우"레벨로 된다. 이 상태에서, 컬럼 선택신호(Y1)가 발생되면 비트 라인(BL1)의 "로우레벨의 신호가 데이터 전송 게이트(36)를 통하여 출력된다.
그리고, 또 다른 리드 동작이 수행되어 제1선택신호 라인(selj1)활성화에 의해 NMOS트랜지스터(N2)가 억세스되는 경우, 워드 라인(WL1), 비트 라인(BLj), 및 제1선택신호 라인(selj1)이 "하이"레벨로 되고, 나머지 비트 라인들(BL1 ~ BL(j-1)) 및 나머지 선택신호 라인들(sel11, sel12, ..., selj2)은 "로우"레벨을 유지한다. 그러면, NMOS트랜지스터(N2)의 소스와 드레인사이의 전압차가 문턱전압이하가 되므로 NMOS트랜지스터(N2)가 오프되어 비트 라인(BLj)은 "하이"레벨을 유지한다. 이 상태에서, 컬럼 선택신호(Yj)가 발생되면 비트 라인(BLj)의 "하이"레벨의 신호가 데이터 전송 게이트(36)를 통하여 출력된다. 반면에, 같은 NMOS트랜지스터(N2)를 억세스하지만 제2선택신호 라인(selj2)이 활성화되는 경우, 워드 라인(WL1), 비트 라인(BLj), 및 제2선택신호 라인(selj2)이 "하이"레벨로 되고, 나머지 선택신호 라인들(sel11, sel12, ..., selj1)이 "로우"레벨로 된다. 그러면, NMOS트랜지스터(N2)가 온되어 비트 라인(BLj)으로부터 제1선택신호 라인(selj1)으로 전하가 방출되어 비트 라인(BLj)이 "로우"레벨로 된다. 이 상태에서, 컬럼 선택신호(Yj)가 발생되면 비트 라인(BLj)의 "로우"레벨의 신호가 데이터 전송 게이트(36)를 통하여 출력된다.
그리고, 또 다른 리드 동작이 수행되어 제1선택신호 라인(sel11)의 활성화에 의해 NMOS트랜지스터(N3)가 억세스되는 경우, 워드 라인(WL2), 비트 라인(BL1), 및 제1선택신호 라인(sel11)이 "하이"레벨로 되고, 나머지 선택신호 라인들(sel12, ..., selj2)이 "로우"레벨을 유지한다. 그러면, NMOS트랜지스터(N3)가 온되어 비트 라인(BL1)으로부터 제2선택신호 라인(sel12)으로 전하가 방출되어, 비트 라인(BL1)이 "로우"레벨이 된다. 이 상태에서, 컬럼 선택신호(Y1)가 발생되면 비트 라인(BL1)의 "로우"레벨의 신호가 데이터 전송 게이트(36)를 통하여 출력된다.
반면에, 같은 NMOS트랜지스터(N3)를 억세스하지만 제2선택신호 라인(sel12)이 활성화되는 경우, 워드 라인(WL2), 비트 라인(BL1), 및 제2선택신호 라인(sel12)이 "하이"레벨로 되고, 나머지 선택신호 라인들(sel11, sel21, ..., selj1, selj2)은 "로우"레벨을 유지한다. 그러면, NMOS트랜지스터(N3)의 소스와 드레인사이의 전압차가 문턱전압이하가 되므로 NMOS트랜지스터(N3)가 오프되어 비트 라인(BL1)은 "하이"레벨을 유지한다. 이 상태에서, 컬럼 선택신호(Y1)가 발생되면 비트 라인(BL1)의 "하이"레벨의 신호가 데이터 전송 게이트(36)를 통하여 출력된다.
그리고, 제1선택신호 라인(selj1) 혹은 제2선택신호 라인(selj2)의 활성화에 의해 NMOS트랜지스터(N4)를 억세스하는 리드 동작이 수행되면, 워드 라인(WL2), 비트 라인(BLj), 및 제1선택신호 라인(selj1)(또는 제2선택신호 라인(selj2))이 "하이"레벨로 되고, 나머지 선택신호 라인들(sel11, sel12, ..., selj2)(또는 선택신호 라인들(sel11, sel12, ..., selj1))은 "로우"레벨을 유지한다. 이때 NMOS트랜지스터(N4)의 소스는 아무런 연결이 되어 있지 않으므로, 비트 라인(BLj)은 "하이"레벨을 유지한다. 이 상태에서, 컬럼 선택신호(Yj)가 발생되면 비트 라인(BLj)의 "하이"레벨의 신호가 데이터 전송 게이트(36)를 통하여 출력된다.
도3에 나타낸 본 발명의 리드 전용 메모리 장치는 리드 동작 전에 워드 라인, 비트 라인, 및 제1 및 제2선택신호 라인들이 모두 접지전압 레벨에 있으므로 누설 전류를 줄일 수 있다.
또한, 본 발명의 리드 전용 메모리 장치는 하나의 리드 전용 메모리 셀에 2비트의 데이터를 저장할 수 있다.
그리고, 본 발명의 리드 전용 메모리 장치는 비트 라인에 연결된 리드 전용 메모리 셀들의 프로그램된 상태에 관계없이 비트 라인들 각각의 비트 라인 기생 캐패시턴스는 N/2 ×(NMOS트랜지스터의 드레인 캐패시턴스+ α) + 비트 라인의 라인 캐패시턴스가 된다. 여기서 N/2은 종래 기술에 비해 드레인 캐패시턴스가 1/2이 됨을 의미하는데, 도 4a 에 보여진 것 처럼, 드레인 영역(40a)을 아래쪽 셀(미도시)의 드레인과 공유할 수 있기 때문이며, 또한 α는 드레인 영역(40a)이 종래 기술에 비해 다소 커짐을 나타낸다. 따라서, 비트 라인들(BL1 ~ BLj) 각각의 비트 라인 기생 캐패시턴스의 차이가 0이 된다.
따라서, 회로 설계시에 별도의 회로들을 삽입할 필요가 없으며, 또한 하나의 셀에 두개의 데이터를 저장 할 수 있으므로, 레이아웃 면적 증가, 전력 소모 증가, 및 속도 저하가 발생되지 않는다.
도4a 내지 4d는 본 발명의 리드 전용 메모리 셀에 데이터 "00"을 프로그램하는 경우의 레이아웃을 설명하기 위한 것이다.
도4a에서, 액티브 영역(40)을 사선 방향으로 배치하고, 액티브 영역(40)과 교차하는 방향으로 게이트 영역(42)을 배치한다. 게이트 영역(42)을 중심으로 좌측은 액티브 영역(40)의 소스 영역(40b)이 되고, 우측은 액티브 영역(40)의 드레인 영역(40a)이 된다.
도4b에서, 액티브 영역(40)의 드레인 영역(40a)에 콘택(44a)을 형성하고, 액티브 영역(40)의 소스 영역(40b)에 콘택(44b)을 형성한다. 그리고, 콘택(44a)위에 비트 라인을 형성하는 메탈-I 라인(46a)을 액티브 영역(40)의 드레인 영역(40a)위에 세로 방향으로 배치하여 액티브 영역(40)의 드레인 영역(40a)과 메탈-I 라인(46a)을 연결한다. 또한, 콘택(44b)위에 메탈-I 라인(46b)을 액티브 영역(40)의 소스 영역(40b)위에 세로 방향으로 배치하여 액티브 영역의 소스 영역(40b)과 메탈-I 라인(46b)을 연결한다.
도4c에서, 메탈-I 라인(46b)위에 비아-I 콘택(48)을 형성하고, 접지전압 라인을 형성하는 메탈-II 라인(50)을 비아-I 콘택(48) 및 액티브 영역(40)의 드레인 영역(40a)과 소스 영역(40b)위에 배치하여, 메탈-I 라인(46b)과 메탈-II 라인(50)을 연결한다.
도4d에서, 제2선택신호 라인을 형성하는 메탈-III 라인(52a)을 액티브 영역(40)의 드레인 영역(40a)위에 세로 방향으로 배치하고, 제1선택신호 라인을 형성하는 메탈-III 라인(52b)을 액티브 영역(40)의 소스 영역(40b)위에 세로 방향으로 배치한다.
즉 소스 영역(40b)은 메탈-I 라인(46b) 및 메탈-II 라인(50)을 통해 접지 전압에 연결되며, 제1선택신호 라인을 형성하는 메탈-III 라인(52b) 및 제2선택신호 라인을 형성하는 메탈-III 라인(52a)는 둘 다 소스영역(40b)에 연결되지 않는다.
도5a 내지 도5d는 본 발명의 리드 전용 메모리 셀에 데이터 "10"을 프로그램하는 경우의 레이아웃을 설명하기 위한 것이다.
도5a 및 도5b의 레이아웃은 도4a 및 도4b의 레이아웃과 동일하다.
도5c에서, 메탈-I 라인(46b)위에 비아-I 콘택(48)을 형성하고, 접지전압 라인을 형성하는 메탈-II 라인(50a)을 액티브 영역(40)의 드레인 영역(40a)위에 가로 방향으로 배치하고, 메탈-II 라인(50b)을 비아-I 콘택(48)위에 배치하여 메탈-I 라인(46b)와 메탈-II 라인(50b)을 연결한다. 여기서 메탈-II 라인(50a)와 메탈-II 라인(50b)는 서로 연결되어 있지 않다.
도5d에서, 메탈-II 라인(50b)위에 비아-II 콘택(54)을 형성하고, 제1선택신호 라인을 형성하는 메탈-III 라인(52b)을 비아-II 콘택(54)위에 세로 방향으로 배치하여 메탈-II 라인(50b)과 메탈-III 라인(52b)을 연결한다. 그리고, 제2선택신호 라인을 형성하는 메탈-III 라인(52a)을 메탈-I 라인(46a)과 동일한 위치에 동일 방향으로 배치한다. 즉 소스 영역(40b)은 메탈-I 라인(46b), 메탈-II 라인(50b) 및 메탈-III 라인(52b)를 통해 제1선택신호 라인에 연결된다.
도6a 내지 도6d는 본 발명의 리드 전용 메모리 셀에 데이터 "01"을 프로그램하는 경우의 레이아웃을 설명하기 위한 것이다.
도6a 내지 도6c의 레이아웃은 도5a 내지 도5c의 레이아웃과 동일하다.
도6d에서, 메탈-II 라인(50b)위에 비아-II 콘택(56)을 형성하고, 제2선택신호 라인을 형성하는 메탈-III 라인(52a)을 비아-II 콘택(56)위에 세로 방향으로 배치하여 메탈-II 라인(50b)과 메탈-III 라인(52a)을 연결한다. 그리고, 제1선택신호 라인을 형성하는 메탈-III 라인(52b)을 메탈-I 라인(46b)과 동일한 위치에 동일 방향으로 배치한다. 즉 소스 영역(40b)은 메탈-I 라인(46b), 메탈-II 라인(50b) 및 메탈-III 라인(52a)를 통해 제2선택신호 라인에 연결된다.
도7a 내지 도7d는 본 발명의 리드 전용 메모리 셀에 데이터 "11"을 프로그램하는 경우의 레이아웃을 설명하기 위한 것이다.
도7a내지 도7c의 레이아웃은 도5a 내지 도5c의 레이아웃과 동일하다.
도7d에서, 제2선택신호 라인을 형성하는 메탈-III 라인(52a)을 메탈-I 라인(46a)과 동일한 위치에 배치하고, 제1선택신호 라인을 형성하는 메탈-III 라인(52b)을 메탈-I 라인(46b)과 동일한 위치에 동일 방향으로 배치한다.
상술한 바와 같은 본 발명의 리드 전용 메모리 셀은 레이아웃시에 액티브 영역 및 게이트 영역을 사선으로 배치함으로써 두 개의 선택신호 라인들, 하나의 비트 라인, 및 접지전압 라인을 효과적으로 배치할 수 있다.
그리고, 비트 라인을 형성하는 메탈 라인을 접지전압 라인을 형성하는 메탈 라인 및 두 개의 선택신호 라인들을 형성하는 메탈 라인들보다 하위층에 배치함으로써 비트 라인 기생 캐패시턴스를 줄일 수 있다.
또한, 본 발명의 리드 전용 메모리 셀의 프로그램시에 백-엔드 층을 이용하여 데이터를 프로그램하는 것이 가능하므로, 커스터머의 요구에 따른 프로그램 교정 작업이 용이하다. 그리고, 백-엔드 층을 이용함에 의해서 집적화가 용이하지 않을 수도 있으나, 본 발명의 리드 전용 메모리 셀은 하나의 트랜지스터에 2개의 데이터를 저장할 수 있으므로 집적화에 따른 문제는 해소될 수 있다.
상술한 실시예의 리드 전용 메모리 장치는 선택신호 라인을 2개 구비하여 하나의 메모리 셀에 2비트의 데이터를 프로그램할 수 있는 것을 예로 들어 설명하였지만, 선택신호 라인을 n(n=4, 8, ...)개 구비하여 하나의 메모리 셀에 n비트의 데이터를 저장할 수 있도록 구성하는 것도 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 리드 전용 메모리 셀 및 이 셀을 구비한 리드 전용 메모리 장치는 하나의 메모리 셀에 적어도 2개이상의 데이터를 저장할 수 있어 고집적에 유리하다.
그리고, 본 발명의 리드 전용 메모리 장치는 비트 라인들 각각의 기생 캐패시턴스의 차이를 없앨 수 있다. 이에 따라, 설계시에 별도의 회로를 추가하지 않아도 됨으로써 레이아웃 면적을 줄일 수 있다.
또한, 본 발명의 리드 전용 메모리 셀의 프로그램 및 레이아웃 방법은 백-엔드 층을 사용하여 셀을 프로그램하는 것이 가능하므로 커스터머의 교정 요구에 따라 교정이 용이하다.
도1은 종래의 리드 전용 메모리 장치의 일예의 구성을 나타내는 블록도이다.
도2는 종래의 리드 전용 메모리 장치의 다른 예의 구성을 나타내는 블록도이다.
도3은 본 발명의 리드 전용 메모리 셀을 구비한 리드 전용 메모리 장치의 구성을 나타내는 실시예의 블록도이다.
도4a 내지 4d는 본 발명의 리드 전용 메모리 셀에 데이터 "00"을 프로그램하는 경우의 레이아웃을 설명하기 위한 것이다.
도5a 내지 5d는 본 발명의 리드 전용 메모리 셀에 데이터 "10"을 프로그램하는 경우의 레이아웃을 설명하기 위한 것이다.
도6a 내지 6d는 본 발명의 리드 전용 메모리 셀에 데이터 "01"을 프로그램하는 경우의 레이아웃을 설명하기 위한 것이다.
도7a 내지 7d는 본 발명의 리드 전용 메모리 셀에 데이터 "11"을 프로그램하는 경우의 레이아웃을 설명하기 위한 것이다.

Claims (19)

  1. 워드 라인에 연결된 게이트;
    비트 라인에 연결된 제1단자; 및
    접지 라인, 제1선택 신호 라인, 제2선택 신호 라인에 연결되거나 신호 라인들에 연결되지 않는 제2단자를 구비하고,
    상기 제2단자의 연결에 따라 2비트의 데이터를 저장하는 것을 특징으로 하는 리드 전용 메모리 셀.
  2. 제1항에 있어서, 상기 리드 전용 메모리 셀은
    리드 동작 전에 상기 워드 라인, 상기 비트 라인, 및 상기 제1 및 제2선택신호 라인들이 접지전압 레벨에 있고,
    리드 동작이 수행되면, 상기 워드 라인과 상기 비트 라인이 전원전압 레벨로 천이하고, 상기 제1 및 제2선택신호 라인들중의 하나의 라인이 전원전압 레벨로 천이하는 것을 특징으로 하고,
    상기 제2단자가 접지전압 레벨에 연결된 경우에 데이터 "00"이 프로그램되고, 상기 제2단자가 제1선택신호 라인에 연결된 경우에 데이터 "10"이 프로그램되고, 상기 제2단자가 제2선택신호 라인에 연결된 경우에 데이터 "01"이 프로그램되고, 상기 제2단자가 연결이 없는 경우에 데이터 "11"이 프로그램되는 것을 특징으로 하는 리드 전용 메모리 셀.
  3. 제1항에 있어서, 상기 워드 라인이 로우 어드레스에 의해서 선택되고, 상기 비트 라인, 상기 제1 및 제2선택신호 라인들이 컬럼 어드레스에 의해서 선택되는 것을 특징으로 하는 리드 전용 메모리 셀.
  4. 워드 라인에 연결된 게이트, 비트 라인에 연결된 제1단자, 및 제2단자를 가지고,
    상기 제2단자를 접지전압 라인에 연결함에 의해서 데이터 "00"을 프로그램하고, 상기 제2단자를 제1선택신호 라인에 연결함에 의해서 데이터 "10"을 프로그램하고, 상기 제2단자를 제2선택신호 라인에 연결함에 의해서 데이터 "01"을 프로그램하고, 상기 제2단자를 연결하지 않음에 의해서 데이터 "11"을 프로그램하는 것을 특징으로 하는 리드 전용 메모리 셀의 프로그램 방법.
  5. 제4항에 있어서, 상기 워드 라인이 로우 어드레스에 의해서 선택되고, 상기 비트 라인, 상기 제1 및 제2선택신호 라인들이 컬럼 어드레스에 의해서 선택되는 것을 특징으로 하는 리드 전용 메모리 셀의 프로그램 방법.
  6. 워드 라인에 연결된 게이트, 비트 라인에 연결된 제1단자, 및 접지전압 라인, 제1선택신호 라인, 또는 제2선택신호 라인에 연결되거나, 연결이 없는 제2단자를 가지는 것을 특징으로 하는 리드 전용 메모리 셀의 레이아웃 방법에 있어서,
    상기 제1 및 제2단자들을 형성하는 액티브 영역을 사선 방향으로 배치하는 단계;
    상기 액티브 영역에 교차하는 방향으로 상기 제1단자를 배치하는 단계;
    상기 액티브 영역의 상기 제1단자 위에 상기 비트 라인을 세로 방향으로 배치하는 단계;
    상기 비트 라인과 교차하는 방향으로 상기 접지전압 라인을 배치하는 단계; 및
    상기 제1 및 제2선택신호 라인들을 상기 비트 라인들과 동일 방향으로 배치하는 단계를 구비하고,
    상기 비트 라인 배치 단계는
    상기 액티브 영역의 상기 제1단자 영역에 제1콘택을 형성하고, 상기 제2단자 영역에 제2콘택을 형성하는 단계;
    상기 액티브 영역의 상기 제1단자 영역에 형성된 상기 제1콘택위에 세로 방향으로 상기 비트 라인을 형성하는 제1메탈 라인을 배치하고, 상기 액티브 영역의 상기 제2단자 영역에 형성된 상기 제2콘택위에 세로 방향으로 제2메탈 라인을 배치하는 단계를 구비하고,
    상기 접지전압 라인 배치 단계는
    상기 제2메탈 라인에 제3콘택을 형성하는 단계; 및
    상기 제3콘택위에 가로 방향으로 제3메탈 라인을 배치하고, 상기 제2메탈 라인 위에 가로 방향으로 상기 접지전압 라인을 형성하는 제4메탈 라인을 배치하는 단계를 구비하는 것을 특징으로 하는 리드 전용 메모리 셀의 레이아웃 방법.
  7. 삭제
  8. 삭제
  9. 제6항에 있어서, 상기 접지전압 라인 배치 단계는
    데이터 "00"을 프로그램시에 상기 제3메탈 라인과 상기 제4메탈 라인을 연결하여 배치하는 것을 특징으로 하는 리드 전용 메모리 셀의 레이아웃 방법.
  10. 제6항에 있어서, 상기 제1 및 제2선택신호 라인 배치 단계는
    데이터 "10"을 프로그램시에
    상기 제3메탈 라인에 제4콘택을 형성하는 단계; 및
    상기 제4콘택위에 상기 제2메탈 라인과 동일 방향으로 상기 제1선택신호 라인을 형성하는 제5메탈 라인을 배치하고, 상기 제1메탈 라인과 동일 방향으로 상기 제2선택신호 라인을 형성하는 제6메탈 라인을 배치하는 단계를 구비하는 것을 특징으로 하는 리드 전용 메모리 셀의 레이아웃 방법.
  11. 제6항에 있어서, 상기 제1 및 제2선택신호 라인 배치 단계는
    데이터 "01"을 프로그램시에
    상기 제3메탈 라인에 제4콘택을 형성하는 단계; 및
    상기 제4콘택위에 상기 제1메탈 라인과 동일 방향으로 상기 제2선택신호 라인을 형성하는 제5메탈 라인을 배치하고, 상기 제2메탈 라인과 동일 방향으로 상기 제1선택신호 라인을 형성하는 제6메탈 라인을 배치하는 단계를 구비하는 것을 특징으로 하는 리드 전용 메모리 셀의 레이아웃 방법.
  12. 제6항에 있어서, 상기 제1 및 제2선택신호 라인 배치 단계는
    데이터 "11"을 프로그램시에
    상기 제2메탈 라인과 동일 방향으로 상기 제1선택신호 라인을 형성하는 제5메탈 라인을 배치하고, 상기 제1메탈 라인과 동일 방향으로 상기 제2선택신호 라인을 형성하는 제6메탈 라인을 배치하는 단계를 구비하는 것을 특징으로 하는 리드 전용 메모리 셀의 레이아웃 방법.
  13. 복수개의 워드 라인들;
    복수개의 비트 라인들;
    복수개의 제1선택신호 라인들;
    복수개의 제2선택신호 라인들; 및
    복수개의 리드 전용 메모리 셀들을 구비하고,
    상기 복수개의 리드 전용 메모리 셀들 각각이
    상기 복수개의 워드 라인들 중 하나에 연결된 게이트, 상기 복수개의 비트 라인들 중 하나에 연결된 제1단자, 및 접지전압 라인, 상기 복수개의 제1선택신호 라인들 중 하나, 또는 상기 복수개의 제2선택신호 라인들 중 하나에 연결되거나, 연결이 없는 제2단자를 가지는 것을 특징으로 하는 리드 전용 메모리 장치.
  14. 제13항에 있어서, 상기 리드 전용 메모리 장치는
    리드 동작 전에 상기 복수개의 워드 라인들, 상기 복수개의 비트 라인들, 및 상기 복수개의 제1 및 제2선택신호 라인들이 접지전압 레벨에 있고,
    리드 동작이 수행되면, 상기 복수개의 워드 라인들 및 상기 복수개의 비트 라인들중 선택된 워드 라인 및 비트 라인이 전원전압 레벨로, 상기 복수개의 제1 및 제2선택신호 라인들중의 선택된 라인이 전원전압 레벨로 천이하는 것을 특징으로 하는 리드 전용 메모리 장치.
  15. 제13항에 있어서, 상기 리드 전용 메모리 장치는
    상기 복수개의 워드 라인들은 복수 비트의 로우 어드레스를 디코딩함에 의해서 선택되고, 상기 복수개의 제1 및 제2선택신호 라인들은 복수 비트의 컬럼 어드레스를 디코딩함에 의해서 선택되고, 상기 복수개의 비트 라인들은 상기 복수 비트중 1비트를 제외한 나머지 비트를 디코딩함에 의해서 선택되는 것을 특징으로 하는 리드 전용 메모리 장치.
  16. 제13항에 있어서, 상기 복수개의 리드 전용 메모리 셀들 각각은
    상기 제2단자가 접지전압 레벨에 연결된 경우에 데이터 "00"이 프로그램된 것을 특징으로 하는 리드 전용 메모리 장치.
  17. 제13항에 있어서, 상기 복수개의 리드 전용 메모리 셀들 각각은
    상기 제2단자가 상기 복수개의 제1선택신호 라인들 중 하나에 연결된 경우에 데이터 "10"이 프로그램된 것을 특징으로 하는 리드 전용 메모리 장치.
  18. 제13항에 있어서, 상기 복수개의 리드 전용 메모리 셀들 각각은
    상기 제2단자가 상기 복수개의 제2선택신호 라인들 중 하나에 연결된 경우에 데이터 "01"이 프로그램된 것을 특징으로 하는 리드 전용 메모리 장치.
  19. 제13항에 있어서, 상기 복수개의 리드 전용 메모리 셀들 각각은
    상기 제2단자가 연결되지 않은 경우에 데이터 "11"이 프로그램된 것을 특징으로 하는 리드 전용 메모리 장치.
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