JPS5944658B2 - プログラム点検回路 - Google Patents
プログラム点検回路Info
- Publication number
- JPS5944658B2 JPS5944658B2 JP53012266A JP1226678A JPS5944658B2 JP S5944658 B2 JPS5944658 B2 JP S5944658B2 JP 53012266 A JP53012266 A JP 53012266A JP 1226678 A JP1226678 A JP 1226678A JP S5944658 B2 JPS5944658 B2 JP S5944658B2
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- Japan
- Prior art keywords
- program
- circuit
- output
- signal
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、1チップIC素子を1パッケージとして構成
された極小コンピュータなどにおけるプログラムの点検
回路に関するものである。
された極小コンピュータなどにおけるプログラムの点検
回路に関するものである。
従来、本発明が係る1チップIC素子を1パッケージと
して構成された簡単な極小コンピュータにかかわらず、
予め組立てられたプログラムをそのコンピュータに入力
じて処理する場合、プログラム作成時に誤まつて、構成
しようとする所定の入力データとは異なつたプログラム
を作成してしまうことがある。
して構成された簡単な極小コンピュータにかかわらず、
予め組立てられたプログラムをそのコンピュータに入力
じて処理する場合、プログラム作成時に誤まつて、構成
しようとする所定の入力データとは異なつたプログラム
を作成してしまうことがある。
これを検査し、修正するためにコンピュータ(以下CP
Uと略す)を連結運転して構成プログラムを点検するこ
とが行なわれる。ところが、これまでのプログラム検査
方法によると、例えば、日立製作所製のHITAC−1
0のアセンブラ言語では第1図に示すようにプログラム
カウンタ「0000」で機械語命令の暗記用コードであ
るロードLにより「A」番地の内容をアキュムレータ(
演算レジスター)に書き込め、次にプログラムカウンタ
「0000で暗記用コードであるアツトAにより「B」
番地の内容をアキュムレータに加算せよさらにプログラ
ムカウンタ「0002」で指令信号ストアSTにより前
記アキュムレータの内容をC番地に書込めというような
プログラム処理中において、プログラムカウンタ「00
03」でプログラム実行を停止させ、メモリアドレスの
内容をチェックしたい場合(プログラムデイパツク制御
操作)、前記プログラムカウンタ「0003」に停止指
令信号Lにより停止命令(HALT)を書き込んでいる
。(この操作によりL命令は破壊される。)そのため、
この種のプログラム処理をするCPUは停止命令を実行
した結果停止するので、停止したときのそのCpUに内
蔵されたプログラムカウンタは、そのカウンタ機能上次
の番地表示である「0004」を表示してしまう。した
がつて、前述の方法によりメモリの内容チェックし、さ
らに処理を続行する場合には、プログラムカウンタを1
つ前の「0003」にセットしなおさなければならず、
また、停止命令を書き込んだプログラムカウンタ「00
03」の内容ももとのL命令に戻しておかなければなら
ず、停止命令後の操作が非常に面倒であつた。本発明の
目的は、前述プログラムデイバツク操作における作業能
率の向上を図ることにある。本発明の特徴は、予め組立
てられたプログラムをコンピユータで処理し、所定の箇
所でプログラム処理を中断して該プログラムを点検する
ようにしたプログラム点検回路において、中断したいプ
ログラム番地を任意に指定できるプログラム中断番地指
定レジスタ回路と、該プログラム中断番地指定レジスタ
回路の出力データとコンピユータ処理され出力されたプ
ログラムカウンタの出力データを比較し、一致した場合
のみ一致信号を出力するコンパレータ回路と、該コンパ
レータ回路の一致信号を入力とし、所定時間経過後に前
記プログラム中断番地指定レジスタ回路の指定番地を解
除するりセツト制御回路とから成り、プログラム中に異
常があればそれを止め、プログラム処理操作を停止させ
ると共に、その旨を表示できるようにした点である。以
下、その具体的な実施の一例を第2図および第3図に示
し説明する。
Uと略す)を連結運転して構成プログラムを点検するこ
とが行なわれる。ところが、これまでのプログラム検査
方法によると、例えば、日立製作所製のHITAC−1
0のアセンブラ言語では第1図に示すようにプログラム
カウンタ「0000」で機械語命令の暗記用コードであ
るロードLにより「A」番地の内容をアキュムレータ(
演算レジスター)に書き込め、次にプログラムカウンタ
「0000で暗記用コードであるアツトAにより「B」
番地の内容をアキュムレータに加算せよさらにプログラ
ムカウンタ「0002」で指令信号ストアSTにより前
記アキュムレータの内容をC番地に書込めというような
プログラム処理中において、プログラムカウンタ「00
03」でプログラム実行を停止させ、メモリアドレスの
内容をチェックしたい場合(プログラムデイパツク制御
操作)、前記プログラムカウンタ「0003」に停止指
令信号Lにより停止命令(HALT)を書き込んでいる
。(この操作によりL命令は破壊される。)そのため、
この種のプログラム処理をするCPUは停止命令を実行
した結果停止するので、停止したときのそのCpUに内
蔵されたプログラムカウンタは、そのカウンタ機能上次
の番地表示である「0004」を表示してしまう。した
がつて、前述の方法によりメモリの内容チェックし、さ
らに処理を続行する場合には、プログラムカウンタを1
つ前の「0003」にセットしなおさなければならず、
また、停止命令を書き込んだプログラムカウンタ「00
03」の内容ももとのL命令に戻しておかなければなら
ず、停止命令後の操作が非常に面倒であつた。本発明の
目的は、前述プログラムデイバツク操作における作業能
率の向上を図ることにある。本発明の特徴は、予め組立
てられたプログラムをコンピユータで処理し、所定の箇
所でプログラム処理を中断して該プログラムを点検する
ようにしたプログラム点検回路において、中断したいプ
ログラム番地を任意に指定できるプログラム中断番地指
定レジスタ回路と、該プログラム中断番地指定レジスタ
回路の出力データとコンピユータ処理され出力されたプ
ログラムカウンタの出力データを比較し、一致した場合
のみ一致信号を出力するコンパレータ回路と、該コンパ
レータ回路の一致信号を入力とし、所定時間経過後に前
記プログラム中断番地指定レジスタ回路の指定番地を解
除するりセツト制御回路とから成り、プログラム中に異
常があればそれを止め、プログラム処理操作を停止させ
ると共に、その旨を表示できるようにした点である。以
下、その具体的な実施の一例を第2図および第3図に示
し説明する。
第2図は本発明によるCPUの要部回路をプロツク図で
示したものであり、図中、1はCPUのカウンタ出力信
号が入力される16ビツトのプログラムカウンタ素子、
2はプログラムカウンタ素子1からの出力データ4と後
記説明のデータ設定スイツチ3からの出力データ5を比
較し、予めデータ設定スイツチ3により設定された入力
データ(例えば「1010」)に、前記プログラムカウ
ンタ素子1の出力データ5が(「1010」)と一致し
た場合に出力データ7として一信号「H」を出力するコ
ンパレータ、6はその各々コンパレータ2の出力デ゛一
タ7を入力とする多入力のAND素子で、全てのコンパ
レータ出力が「H」信号となつた場合にのみ[H」信号
を出力するものである。8はAND素子6の出力信号9
を一方の人力とし、CPUが駆動開始している場合常時
クロツク信号を発生しているクロックジェネレータ10
からの出力パルスの他方の入力とするAND素子で、し
かも出力信号9はインバータ11により反転入力してあ
る。
示したものであり、図中、1はCPUのカウンタ出力信
号が入力される16ビツトのプログラムカウンタ素子、
2はプログラムカウンタ素子1からの出力データ4と後
記説明のデータ設定スイツチ3からの出力データ5を比
較し、予めデータ設定スイツチ3により設定された入力
データ(例えば「1010」)に、前記プログラムカウ
ンタ素子1の出力データ5が(「1010」)と一致し
た場合に出力データ7として一信号「H」を出力するコ
ンパレータ、6はその各々コンパレータ2の出力デ゛一
タ7を入力とする多入力のAND素子で、全てのコンパ
レータ出力が「H」信号となつた場合にのみ[H」信号
を出力するものである。8はAND素子6の出力信号9
を一方の人力とし、CPUが駆動開始している場合常時
クロツク信号を発生しているクロックジェネレータ10
からの出力パルスの他方の入力とするAND素子で、し
かも出力信号9はインバータ11により反転入力してあ
る。
第2図に示す回路は、プログラムカウンタ素子1の4ビ
ツト分(×1)の出力データのみが予め設定されたデー
タ設定スイツチ3からの出力データと一致し、それに対
応するコンパレータ2のみが「H」信号となつており、
CPU停止までは至つていない場合の図である。
ツト分(×1)の出力データのみが予め設定されたデー
タ設定スイツチ3からの出力データと一致し、それに対
応するコンパレータ2のみが「H」信号となつており、
CPU停止までは至つていない場合の図である。
また、第3図は第2図に示すプログラムカウンタ素子1
の下桁4ビツト分を抜き取り、それに対応する分のコン
パレータ2、データ設定スイツチ3を示し、これらの具
体的な動作機能を説明するための図である。
の下桁4ビツト分を抜き取り、それに対応する分のコン
パレータ2、データ設定スイツチ3を示し、これらの具
体的な動作機能を説明するための図である。
第3図中、第2図と同一符号を付してあるものは同一の
ものを示す。第3図に示すように、プログラムカウンタ
素子1、データ設定スイツチ3は前記クロックジェネレ
ータ10からのクロツク信号により常時動作状態にあり
、かつデータ設定スイツチ3はC素子3aの各々の入力
端子1D〜4Dに電源+5V(「H」信号)を印加でき
るようにしたスイツチ3−1〜3−4が設けられ、通常
は抵抗1R〜4Rを介して「L]信号としてある。
ものを示す。第3図に示すように、プログラムカウンタ
素子1、データ設定スイツチ3は前記クロックジェネレ
ータ10からのクロツク信号により常時動作状態にあり
、かつデータ設定スイツチ3はC素子3aの各々の入力
端子1D〜4Dに電源+5V(「H」信号)を印加でき
るようにしたスイツチ3−1〜3−4が設けられ、通常
は抵抗1R〜4Rを介して「L]信号としてある。
また、10はコンパレータ2の出力信号によりデータ設
定スイツチ3をりセツト制御するためのモノ・マルチバ
イブレータで、それに接続されたコンデンサCと低抗R
で決まる時間、いわゆるCPUの停止必要時間だけ遅ら
せてデータ設定スイツチ3の設定データをりセツトする
ものである。13はコンパレータ2とモノ・マルチバイ
ブレータ12とを接続する出力信号線77の間に挿入し
たCPUプログラム停止制御用のスイツチで、このスイ
ツチ13を開状態にしておくことによりCPUプログラ
ム実行は停止される。
定スイツチ3をりセツト制御するためのモノ・マルチバ
イブレータで、それに接続されたコンデンサCと低抗R
で決まる時間、いわゆるCPUの停止必要時間だけ遅ら
せてデータ設定スイツチ3の設定データをりセツトする
ものである。13はコンパレータ2とモノ・マルチバイ
ブレータ12とを接続する出力信号線77の間に挿入し
たCPUプログラム停止制御用のスイツチで、このスイ
ツチ13を開状態にしておくことによりCPUプログラ
ム実行は停止される。
第3図に示す回路に従つて具体的な動作説明すると、前
述第1図の如くプログラムを0003番地で停止させた
場合、データ設定スイツチ3のスイツチ3−1と3−2
を閉路とし、データ[0011」がC素子3aに入力さ
れると、図示していないタロツクジエネレータからのク
ロツク信号によりIC素子3aの出力端子1Q,2Qに
は「H」信号が出力され、コンパレータ2の入力端子B
O,Blを「H」とする。
述第1図の如くプログラムを0003番地で停止させた
場合、データ設定スイツチ3のスイツチ3−1と3−2
を閉路とし、データ[0011」がC素子3aに入力さ
れると、図示していないタロツクジエネレータからのク
ロツク信号によりIC素子3aの出力端子1Q,2Qに
は「H」信号が出力され、コンパレータ2の入力端子B
O,Blを「H」とする。
このように予めコンパレータ2にデータ「0011」を
入力しておいた状態で、プログラムを実行させると、「
0000」で実行のときはプログラムカウンタ素子1の
出力端子1Q〜4Qは全て「L」信号が出力され、「0
001]の時はプログラムカウンタ素子1の出力端子1
Qのみ「H]信号が出力される。そして「0003]で
実行の時には、プログラムカウンタ素子1の出力素子1
Qと2Qが「H」信号となり、それによつてコンパレー
タ2の入力端子AOとA1を「H]とする。すなわち、
コンパレータ2の入力端子AO,Al,BO,Blを「
」信号とし、そのコンパレータ2の出力端子A−Bには
「H」信号が出力され、出力データ7としてAND素子
6に入力される。図には省略してあるがAND素子6の
他の入力も「H」信号となつたところで、そのAND素
子6は「H」信号を出力し、インバータ11によつて反
転され、それまで「H」信号出力であつたAND素子8
を「L」信号出力とし、CPUの停止タロツクとなつて
CPUの動作を「0003」で停止させる。また、AN
D素子6の「H」信号出力は、通常は閉路されているス
イツチ13を介してモノ・マルチバイブレータ12に入
力され、コンデンサCと抵抗Rで決まる時間、すなわち
、CPUのプログラム実行を停止し、印字されたデータ
をチエツクするに必要な時間だけ遅らせた後、データ設
定スイツチ3のデータ(1Qと2Qは「H」)をりセツ
トする。
入力しておいた状態で、プログラムを実行させると、「
0000」で実行のときはプログラムカウンタ素子1の
出力端子1Q〜4Qは全て「L」信号が出力され、「0
001]の時はプログラムカウンタ素子1の出力端子1
Qのみ「H]信号が出力される。そして「0003]で
実行の時には、プログラムカウンタ素子1の出力素子1
Qと2Qが「H」信号となり、それによつてコンパレー
タ2の入力端子AOとA1を「H]とする。すなわち、
コンパレータ2の入力端子AO,Al,BO,Blを「
」信号とし、そのコンパレータ2の出力端子A−Bには
「H」信号が出力され、出力データ7としてAND素子
6に入力される。図には省略してあるがAND素子6の
他の入力も「H」信号となつたところで、そのAND素
子6は「H」信号を出力し、インバータ11によつて反
転され、それまで「H」信号出力であつたAND素子8
を「L」信号出力とし、CPUの停止タロツクとなつて
CPUの動作を「0003」で停止させる。また、AN
D素子6の「H」信号出力は、通常は閉路されているス
イツチ13を介してモノ・マルチバイブレータ12に入
力され、コンデンサCと抵抗Rで決まる時間、すなわち
、CPUのプログラム実行を停止し、印字されたデータ
をチエツクするに必要な時間だけ遅らせた後、データ設
定スイツチ3のデータ(1Qと2Qは「H」)をりセツ
トする。
その場合、スイツチ13を開状態にしておくことにより
、CPUのプログラム実行は停止状態を接続し、任意に
出力データのチエツク時間をとることができる。上述の
実施例からも明らかなように本発明においては、CPU
に、プログラム実行を中断したい番地を任意に指定でき
るレジスタ回路を設け、CPUのプログラムカウンタ出
力がこのレジスタ回路出力と一致した場合にCPUプロ
グラム実行を停止させるようにしたものである。
、CPUのプログラム実行は停止状態を接続し、任意に
出力データのチエツク時間をとることができる。上述の
実施例からも明らかなように本発明においては、CPU
に、プログラム実行を中断したい番地を任意に指定でき
るレジスタ回路を設け、CPUのプログラムカウンタ出
力がこのレジスタ回路出力と一致した場合にCPUプロ
グラム実行を停止させるようにしたものである。
したがつて、メモリー内のプログラムに直接停止命令語
を書き込む必要がなくなり、メモリーの有効使用が図れ
、また、プログラムカウンタを中断番地を表示した状態
で停止させることができる等と、停止命令後の操作が極
めて簡単なものとなり、プログラム点検作業の能率向上
が図れるもので夢る。
を書き込む必要がなくなり、メモリーの有効使用が図れ
、また、プログラムカウンタを中断番地を表示した状態
で停止させることができる等と、停止命令後の操作が極
めて簡単なものとなり、プログラム点検作業の能率向上
が図れるもので夢る。
第1図は従来のプログラム点検方法を説明するための図
、第2図は本発明の一実施例を示すプログラム点検制御
回路の要部回路図、第3図は第2図の一部を取り出し、
より具体的に示した回路図である。 1・・・・・・プログラムカウンタ素子、2・・・・・
・コンパレータ、3・・・・・・データ設定スイツチ、
6,8・・・・・・AND回路、10・・・・・・クロ
ックジェネレータ、11・・・・・・インバータ、12
・・・・・・モノ・マルチバイブレータ、13・・・・
・・スイツチ、C・・・・・・コンデンサ、R,Rl〜
R4・・・・・・抵抗、3−1〜3−4・・・・・・ス
イツチ。
、第2図は本発明の一実施例を示すプログラム点検制御
回路の要部回路図、第3図は第2図の一部を取り出し、
より具体的に示した回路図である。 1・・・・・・プログラムカウンタ素子、2・・・・・
・コンパレータ、3・・・・・・データ設定スイツチ、
6,8・・・・・・AND回路、10・・・・・・クロ
ックジェネレータ、11・・・・・・インバータ、12
・・・・・・モノ・マルチバイブレータ、13・・・・
・・スイツチ、C・・・・・・コンデンサ、R,Rl〜
R4・・・・・・抵抗、3−1〜3−4・・・・・・ス
イツチ。
Claims (1)
- 1 予め組立てられたプログラムをコンピュータで処理
し、所定の箇所でプログラム処理を中断して該プログラ
ムを点検するようにしたプログラム点検回路において、
中断したいプログラム番地を任意に指定できるプログラ
ム中断番地指定レジスタ回路と、該プログラム中断番地
指定レジスタ回路の出力データとコンピュータ処理され
出力されたプログラムカウンタの出力データを比較し、
一致した場合のみ一致信号を出力するコンパレータ回路
と、該コンパレータ回路の一致信号を入力とし、所定時
間経過後に前記プログラム中断番地指定レジスタ回路の
指定番地を解除するリセット制御回路を備えて成ること
を特徴とするプログラム点検回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53012266A JPS5944658B2 (ja) | 1978-02-08 | 1978-02-08 | プログラム点検回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53012266A JPS5944658B2 (ja) | 1978-02-08 | 1978-02-08 | プログラム点検回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54105938A JPS54105938A (en) | 1979-08-20 |
JPS5944658B2 true JPS5944658B2 (ja) | 1984-10-31 |
Family
ID=11800556
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53012266A Expired JPS5944658B2 (ja) | 1978-02-08 | 1978-02-08 | プログラム点検回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5944658B2 (ja) |
-
1978
- 1978-02-08 JP JP53012266A patent/JPS5944658B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS54105938A (en) | 1979-08-20 |
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