JP3134778B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はＢｉ−ＣＭＯＳ半導
体装置の製造方法に関する。
体装置の製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタ（以下、Ｂｉｐ
−Ｔｒと略称する）とＣＭＯＳＦＥＴを混載させたＢｉ
−ＣＭＯＳの製造方法として、ＣＭＯＳＦＥＴのゲート
電極とＢｉｐ−Ｔｒのエミッタ電極を同一の多結晶シリ
コンをエッチングし、形成する方法が知られている。こ
の方法について、図１〜図５を参照して説明する。
−Ｔｒと略称する）とＣＭＯＳＦＥＴを混載させたＢｉ
−ＣＭＯＳの製造方法として、ＣＭＯＳＦＥＴのゲート
電極とＢｉｐ−Ｔｒのエミッタ電極を同一の多結晶シリ
コンをエッチングし、形成する方法が知られている。こ
の方法について、図１〜図５を参照して説明する。
【０００３】まず図１に示すように、Ｐ型半導体基板１
上へＣＭＯＳＦＥＴとＢｉｐ−Ｔｒを形成する領域を分
離するために、ＬＯＣＯＳ法などによりフィールド酸化
膜４を形成する。次に図２に示すように、イオン注入時
の基板表面ダメージ防止のために犠牲酸化膜５を形成
し、ＰｃｈＭＯＳＦＥＴを形成する領域にはｎ型ウェル
領域６、ＮｃｈＭＯＳＦＥＴを形成する領域にはＰ型ウ
ェル領域７、並びにＢｉｐ−Ｔｒを形成する領域にはｎ
型高濃度層を含むｎ型コレクタ領域８及びＰ型ベース領
域９をそれぞれレジストパターンをマスクとして、イオ
ン注入により形成する。
上へＣＭＯＳＦＥＴとＢｉｐ−Ｔｒを形成する領域を分
離するために、ＬＯＣＯＳ法などによりフィールド酸化
膜４を形成する。次に図２に示すように、イオン注入時
の基板表面ダメージ防止のために犠牲酸化膜５を形成
し、ＰｃｈＭＯＳＦＥＴを形成する領域にはｎ型ウェル
領域６、ＮｃｈＭＯＳＦＥＴを形成する領域にはＰ型ウ
ェル領域７、並びにＢｉｐ−Ｔｒを形成する領域にはｎ
型高濃度層を含むｎ型コレクタ領域８及びＰ型ベース領
域９をそれぞれレジストパターンをマスクとして、イオ
ン注入により形成する。
【０００４】次に図３に示すように、希フッ酸を用いて
犠牲酸化膜を全面除去した後、ゲート酸化膜１０を形成
し、更にエミッタ開口時のマスクとなる第１の多結晶シ
リコン１１を形成し、レジストパターンをマスクとして
エミッタ開口部１２の第１の多結晶シリコン１１を除去
する。更に希フッ酸を用いてエミッタ開口部１２のゲー
ト酸化膜１０を除去した後、第２の多結晶シリコン１３
を形成する。次に図４に示すように、全面にヒ素をイオ
ン注入して多結晶シリコンを高濃度のｎ型にドープし
て、公知のＰＲ技術とＲＩＥ工程によってゲート電極１
４及びエミッタ電極１５を形成する。更に熱処理によっ
てエミッタ電極１５から、エミッタ開口部１２を介して
ヒ素を拡散させエミッタ拡散層１６を形成する。次にレ
ジストパターンをマスクとして、高濃度のボロンをイオ
ン注入して、Ｐ型ソース・ドレイン領域１７と外部ベー
ス領域１８を形成する。更にレジストパターンをマスク
として、ｎ型ソース・ドレイン領域１９とコレクタ電極
領域２０を形成し、熱処理工程によって各拡散層をアニ
ールする（図５）。その後は通常の層間絶縁膜及び配線
層の形成によって半導体装置を完成させる。この方法に
よればゲート電極１４とエミッタ電極１５が同時に形成
されるので、多結晶シリコンへの不純物ドープとＲＩＥ
工程が一回で済む。
犠牲酸化膜を全面除去した後、ゲート酸化膜１０を形成
し、更にエミッタ開口時のマスクとなる第１の多結晶シ
リコン１１を形成し、レジストパターンをマスクとして
エミッタ開口部１２の第１の多結晶シリコン１１を除去
する。更に希フッ酸を用いてエミッタ開口部１２のゲー
ト酸化膜１０を除去した後、第２の多結晶シリコン１３
を形成する。次に図４に示すように、全面にヒ素をイオ
ン注入して多結晶シリコンを高濃度のｎ型にドープし
て、公知のＰＲ技術とＲＩＥ工程によってゲート電極１
４及びエミッタ電極１５を形成する。更に熱処理によっ
てエミッタ電極１５から、エミッタ開口部１２を介して
ヒ素を拡散させエミッタ拡散層１６を形成する。次にレ
ジストパターンをマスクとして、高濃度のボロンをイオ
ン注入して、Ｐ型ソース・ドレイン領域１７と外部ベー
ス領域１８を形成する。更にレジストパターンをマスク
として、ｎ型ソース・ドレイン領域１９とコレクタ電極
領域２０を形成し、熱処理工程によって各拡散層をアニ
ールする（図５）。その後は通常の層間絶縁膜及び配線
層の形成によって半導体装置を完成させる。この方法に
よればゲート電極１４とエミッタ電極１５が同時に形成
されるので、多結晶シリコンへの不純物ドープとＲＩＥ
工程が一回で済む。
【０００５】しかしながら、上記方法ではエミッタ電極
の開口部に対する合わせ余裕の領域において、多結晶シ
リコンの下に位置する絶縁膜が膜厚の薄いゲート酸化膜
のみからなるため、寄生容量が大きくなるという問題が
ある。
の開口部に対する合わせ余裕の領域において、多結晶シ
リコンの下に位置する絶縁膜が膜厚の薄いゲート酸化膜
のみからなるため、寄生容量が大きくなるという問題が
ある。
【０００６】これに対し、特開平４−３４６２６３号公
報では、エミッタ電極の多結晶シリコン層の下に熱酸化
膜を設けることにより寄生容量を低減する方法が開示さ
れている。この方法について図１４〜図１８を参照して
説明する。
報では、エミッタ電極の多結晶シリコン層の下に熱酸化
膜を設けることにより寄生容量を低減する方法が開示さ
れている。この方法について図１４〜図１８を参照して
説明する。
【０００７】まず、ＰｃｈＭＯＳＦＥＴを形成する領域
にはｎ型ウェル領域６、ＮｃｈＭＯＳＦＥＴを形成する
領域にはＰ型ウェル領域７、Ｂｉｐ−Ｔｒを形成する領
域にはｎ型高濃度層を含むｎ型コレクタ領域８をそれぞ
れ形成する。つづいてパッド酸化膜２、シリコン窒化膜
３を順次形成し、素子領域以外のシリコン窒化膜３を選
択的に除去し、ＬＯＣＯＳ法によってフィールド酸化膜
４を形成する（図１４）。
にはｎ型ウェル領域６、ＮｃｈＭＯＳＦＥＴを形成する
領域にはＰ型ウェル領域７、Ｂｉｐ−Ｔｒを形成する領
域にはｎ型高濃度層を含むｎ型コレクタ領域８をそれぞ
れ形成する。つづいてパッド酸化膜２、シリコン窒化膜
３を順次形成し、素子領域以外のシリコン窒化膜３を選
択的に除去し、ＬＯＣＯＳ法によってフィールド酸化膜
４を形成する（図１４）。
【０００８】次に、シリコン窒化膜３、パッド酸化膜２
を全面除去した後、熱酸化膜２１を形成する（図１
５）。次いでＢｉｐ−Ｔｒを形成する領域にレジストパ
ターンを形成し、それをマスクとしてＭＯＳＦＥＴの素
子領域の熱酸化膜を除去する（図１６）。つづいて、ゲ
ート酸化膜１０、第１の多結晶シリコン１１を形成し、
Ｂｉｐ−Ｔｒを形成する領域にベース領域９を形成した
後、エミッタ開口部１２を設け、第２の多結晶シリコン
１３を形成する（図１７）。次にＲＩＥ工程によってゲ
ート電極、エミッタ電極を形成し、熱処理によりエミッ
タ拡散層を形成し、ソース・ドレイン領域、外部ベース
領域、コレクタ電極領域を形成する（図１８）。最後に
通常の層間絶縁膜及び配線層を形成して半導体装置を完
成させる。
を全面除去した後、熱酸化膜２１を形成する（図１
５）。次いでＢｉｐ−Ｔｒを形成する領域にレジストパ
ターンを形成し、それをマスクとしてＭＯＳＦＥＴの素
子領域の熱酸化膜を除去する（図１６）。つづいて、ゲ
ート酸化膜１０、第１の多結晶シリコン１１を形成し、
Ｂｉｐ−Ｔｒを形成する領域にベース領域９を形成した
後、エミッタ開口部１２を設け、第２の多結晶シリコン
１３を形成する（図１７）。次にＲＩＥ工程によってゲ
ート電極、エミッタ電極を形成し、熱処理によりエミッ
タ拡散層を形成し、ソース・ドレイン領域、外部ベース
領域、コレクタ電極領域を形成する（図１８）。最後に
通常の層間絶縁膜及び配線層を形成して半導体装置を完
成させる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
Ｂｉ−ＣＭＯＳ形成方法については、いずれも以下のよ
うな問題点がある。
Ｂｉ−ＣＭＯＳ形成方法については、いずれも以下のよ
うな問題点がある。
【００１０】前述のように、図１〜図５に示した第１の
方法はエミッタ電極の開口部に対する合わせ余裕の領域
で寄生容量が大きくなることが問題となる。これは、多
結晶シリコンの下に位置する絶縁膜が、膜厚の薄いゲー
ト酸化膜のみからなることによる。
方法はエミッタ電極の開口部に対する合わせ余裕の領域
で寄生容量が大きくなることが問題となる。これは、多
結晶シリコンの下に位置する絶縁膜が、膜厚の薄いゲー
ト酸化膜のみからなることによる。
【００１１】また、図１４〜１８に示した第２の方法
は、寄生容量低減のための工程数が多いことが問題とな
る。この方法では、フィールド酸化膜を形成した後、シ
リコン窒化膜、パッド酸化膜を除去し、次いで全面に熱
酸化膜を形成する。次いでＢｉｐ−Ｔｒを形成する領域
にレジストパターンを形成し、それをマスクとしてＭＯ
ＳＦＥＴの素子領域の熱酸化膜を除去するという工程を
要する。ここで、熱酸化膜を形成し、その一部を除去す
るという工程は、寄生容量の低減のために特に設けられ
る工程であり、通常の製造方法に比べて工程数が増加す
る点が問題となる。
は、寄生容量低減のための工程数が多いことが問題とな
る。この方法では、フィールド酸化膜を形成した後、シ
リコン窒化膜、パッド酸化膜を除去し、次いで全面に熱
酸化膜を形成する。次いでＢｉｐ−Ｔｒを形成する領域
にレジストパターンを形成し、それをマスクとしてＭＯ
ＳＦＥＴの素子領域の熱酸化膜を除去するという工程を
要する。ここで、熱酸化膜を形成し、その一部を除去す
るという工程は、寄生容量の低減のために特に設けられ
る工程であり、通常の製造方法に比べて工程数が増加す
る点が問題となる。
【００１２】
【課題を解決するための手段】本発明によれば、Ｂｉ−
ＣＭＯＳ半導体装置の製造方法において、フィールド酸
化膜を形成した後、ＭＯＳＦＥＴを形成する第１の領域
とバイポーラトランジスタを形成する第２の領域を有す
る半導体基板全面に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜を介してイオン注入を行い、ウェルを形
成する工程と、前記第１の絶縁膜のうち前記第１の領域
に存在する部分を選択的に除去する工程と、全面にゲー
ト絶縁膜となる第２の絶縁膜を形成し、さらにその上に
第１の多結晶シリコンを形成する工程と、前記第２の領
域の所定部に、前記第１の多結晶シリコン、前記第１の
絶縁膜および第２の絶縁膜に開口部を設ける工程と、半
導体基板全面に第２の多結晶シリコンを形成する工程を
含むことを特徴とするＢｉ−ＣＭＯＳ半導体装置の製造
方法、が提供される。また、本発明によれば、Ｂｉ−Ｃ
ＭＯＳ半導体装置の製造方法において、半導体基板全面
にパッド酸化膜および窒化膜を順次形成した後、所望の
領域の前記パッド酸化膜および前記窒化膜を順次除去
し、その後、ＬＯＣＯＳ法によりフィールド酸化膜を形
成し、ＭＯＳＦＥＴを形成するＭＯＳＦＥＴ形成領域と
バイポーラトランジスタを形成するバイポーラトランジ
スタ形成領域とを形成する工程と、その後、前記ＭＯＳ
ＦＥＴ形成領域およびバイポーラトランジスタ形成領域
上の窒化膜を除去する窒化膜除去工程と、その後、全面
に犠牲酸化膜を形成し、次いで前記ＭＯＳＦＥＴ形成領
域にウェルイオン注入を行う工程と、その後、ＭＯＳＦ
ＥＴ形成領域上の酸化膜からなる絶縁膜を除去する工程
と、つづいて、全面にゲート酸化膜および第１の多結晶
シリコン膜を形成し、次いでバイポーラトランジスタ形
成領域の所定位置にエミッタ開口部を設ける工程と、そ
の後、全面に第２の多結晶シリコンを形成する工程と、
を有することを特徴と するＢｉ−ＣＭＯＳ半導体装置の
製造方法、が提供される。このＢｉ−ＣＭＯＳ半導体装
置の製造方法において、前記窒化膜除去工程の後、前記
犠牲酸化膜を形成する前に、前記半導体基板上に残され
ているパッド酸化膜を除去する構成とすることもでき
る。
ＣＭＯＳ半導体装置の製造方法において、フィールド酸
化膜を形成した後、ＭＯＳＦＥＴを形成する第１の領域
とバイポーラトランジスタを形成する第２の領域を有す
る半導体基板全面に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜を介してイオン注入を行い、ウェルを形
成する工程と、前記第１の絶縁膜のうち前記第１の領域
に存在する部分を選択的に除去する工程と、全面にゲー
ト絶縁膜となる第２の絶縁膜を形成し、さらにその上に
第１の多結晶シリコンを形成する工程と、前記第２の領
域の所定部に、前記第１の多結晶シリコン、前記第１の
絶縁膜および第２の絶縁膜に開口部を設ける工程と、半
導体基板全面に第２の多結晶シリコンを形成する工程を
含むことを特徴とするＢｉ−ＣＭＯＳ半導体装置の製造
方法、が提供される。また、本発明によれば、Ｂｉ−Ｃ
ＭＯＳ半導体装置の製造方法において、半導体基板全面
にパッド酸化膜および窒化膜を順次形成した後、所望の
領域の前記パッド酸化膜および前記窒化膜を順次除去
し、その後、ＬＯＣＯＳ法によりフィールド酸化膜を形
成し、ＭＯＳＦＥＴを形成するＭＯＳＦＥＴ形成領域と
バイポーラトランジスタを形成するバイポーラトランジ
スタ形成領域とを形成する工程と、その後、前記ＭＯＳ
ＦＥＴ形成領域およびバイポーラトランジスタ形成領域
上の窒化膜を除去する窒化膜除去工程と、その後、全面
に犠牲酸化膜を形成し、次いで前記ＭＯＳＦＥＴ形成領
域にウェルイオン注入を行う工程と、その後、ＭＯＳＦ
ＥＴ形成領域上の酸化膜からなる絶縁膜を除去する工程
と、つづいて、全面にゲート酸化膜および第１の多結晶
シリコン膜を形成し、次いでバイポーラトランジスタ形
成領域の所定位置にエミッタ開口部を設ける工程と、そ
の後、全面に第２の多結晶シリコンを形成する工程と、
を有することを特徴と するＢｉ−ＣＭＯＳ半導体装置の
製造方法、が提供される。このＢｉ−ＣＭＯＳ半導体装
置の製造方法において、前記窒化膜除去工程の後、前記
犠牲酸化膜を形成する前に、前記半導体基板上に残され
ているパッド酸化膜を除去する構成とすることもでき
る。
【００１３】本発明によれば、ウェル形成時に基板のダ
メージ防止のために設ける絶縁膜をＢｉｐ−Ｔｒ形成領
域の部分について残しておくことにより、エミッタ電極
の絶縁膜を大幅に厚くすることができる。これにより、
工程数をほとんど増やすことなく、Ｂｉｐ−Ｔｒのエミ
ッタ電極の開口部に対する合わせ余裕の領域での寄生容
量を効果的に低減することができる。
メージ防止のために設ける絶縁膜をＢｉｐ−Ｔｒ形成領
域の部分について残しておくことにより、エミッタ電極
の絶縁膜を大幅に厚くすることができる。これにより、
工程数をほとんど増やすことなく、Ｂｉｐ−Ｔｒのエミ
ッタ電極の開口部に対する合わせ余裕の領域での寄生容
量を効果的に低減することができる。
【００１４】
【発明の実施の形態】本発明の実施形態の一例を図６〜
図１１を参照して説明する。まず、図６に示すように、
Ｐ型半導体基板１へ２００〜３００オングストロームの
パッド酸化膜２と１０００〜２０００オングストローム
のシリコン窒化膜３を順次形成し、素子領域以外のシリ
コン窒化膜３を選択的に除去し、ＬＯＣＯＳ法によって
３０００〜５０００オングストロームのフィールド酸化
膜４を形成する。次に、図７に示すように、犠牲酸化膜
およびウェル領域の形成を行う。まず、前工程で形成さ
れたシリコン窒化膜３とパッド酸化膜２を除去し、１０
０〜３００オングストロームの犠牲酸化膜５を形成す
る。本発明では、この犠牲酸化膜がイオン注入時の基板
表面ダメージ防止の役割を果たすとともに、エミッタ電
極の酸化膜を厚くし、寄生容量を低減する役割を果た
す。つづいてレジストパターンをマスクとしてＰｃｈＭ
ＯＳＦＥＴを形成する領域にはｎウェル領域６、Ｎｃｈ
ＭＯＳＦＥＴを形成する領域にはＰ型ウェル領域７をイ
オン注入により形成する。イオン注入後、希フッ酸など
によりＣＭＯＳＦＥＴ上の犠牲酸化膜５を選択的に除去
する。ここで、Ｂｉｐ−Ｔｒ形成領域には犠牲酸化膜を
残しておく。
図１１を参照して説明する。まず、図６に示すように、
Ｐ型半導体基板１へ２００〜３００オングストロームの
パッド酸化膜２と１０００〜２０００オングストローム
のシリコン窒化膜３を順次形成し、素子領域以外のシリ
コン窒化膜３を選択的に除去し、ＬＯＣＯＳ法によって
３０００〜５０００オングストロームのフィールド酸化
膜４を形成する。次に、図７に示すように、犠牲酸化膜
およびウェル領域の形成を行う。まず、前工程で形成さ
れたシリコン窒化膜３とパッド酸化膜２を除去し、１０
０〜３００オングストロームの犠牲酸化膜５を形成す
る。本発明では、この犠牲酸化膜がイオン注入時の基板
表面ダメージ防止の役割を果たすとともに、エミッタ電
極の酸化膜を厚くし、寄生容量を低減する役割を果た
す。つづいてレジストパターンをマスクとしてＰｃｈＭ
ＯＳＦＥＴを形成する領域にはｎウェル領域６、Ｎｃｈ
ＭＯＳＦＥＴを形成する領域にはＰ型ウェル領域７をイ
オン注入により形成する。イオン注入後、希フッ酸など
によりＣＭＯＳＦＥＴ上の犠牲酸化膜５を選択的に除去
する。ここで、Ｂｉｐ−Ｔｒ形成領域には犠牲酸化膜を
残しておく。
【００１５】次に、図８に示すように、ゲート酸化膜１
０を形成し、更にエミッタ開口時のマスクとなる５００
オングストローム程度の第１の多結晶シリコン１１を形
成した後、レジストパターンをマスクとして、Ｂｉｐ−
Ｔｒを形成する領域へｎ型高濃度層を含むｎ型コレクタ
領域８及びＰ型ベース領域９をイオン注入により形成す
る。次に、図９に示すように、レジストパターンをマス
クとしてエミッタ開口部１２の第１の多結晶シリコン１
１をＲＩＥ工程により除去した後、希フッ酸を用いてエ
ミッタ開口部のゲート酸化膜１０と犠牲酸化膜５を除去
し、全面に第２の多結晶シリコン１３を形成する。この
ときＣＭＯＳＦＥＴ部のゲート酸化膜は第１の多結晶シ
リコン１１で覆われているのでレジストパターンの剥離
や希フッ酸などの処理を行っても、ゲート酸化膜の安定
性が損なわれることはない。次に図１０に示すように、
全面に１０15〜１０16（ａｔｏｍｓ／ｃｍ2 ）のヒ素を
イオン注入し、レジストパターンをマスクとしてＲＩＥ
工程によって第１及び第２の多結晶シリコン１１，１３
をエッチングして、ゲート電極１４及びエミッタ電極１
５を形成し、８５０〜９００℃１０分程度の熱処理によ
ってエミッタ拡散層１６を形成する。このときエミッタ
開口部１２とエミッタ電極１５の合わせ余裕の領域につ
いては犠牲酸化膜５とゲート酸化膜１０が存在すること
から、この領域の寄生容量を小さくすることができる。
次に図１１に示すようにレジストパターンをマスクとし
て１０14〜１０15（ａｔｏｍｓ／ｃｍ2 ）のボロンをイ
オン注入して、Ｐ型ソース・ドレイン領域１７と外部ベ
ース領域１８を形成する。更に、レジストパターンをマ
スクとして、ｎ型ソース・ドレイン領域１９とコレクタ
電極領域２０を形成し、８５０℃〜９００℃の熱処理工
程によって、各拡散層をアニールする。その後は、通常
の層間絶縁膜及び配線層の形成によって半導体装置を形
成させる。
０を形成し、更にエミッタ開口時のマスクとなる５００
オングストローム程度の第１の多結晶シリコン１１を形
成した後、レジストパターンをマスクとして、Ｂｉｐ−
Ｔｒを形成する領域へｎ型高濃度層を含むｎ型コレクタ
領域８及びＰ型ベース領域９をイオン注入により形成す
る。次に、図９に示すように、レジストパターンをマス
クとしてエミッタ開口部１２の第１の多結晶シリコン１
１をＲＩＥ工程により除去した後、希フッ酸を用いてエ
ミッタ開口部のゲート酸化膜１０と犠牲酸化膜５を除去
し、全面に第２の多結晶シリコン１３を形成する。この
ときＣＭＯＳＦＥＴ部のゲート酸化膜は第１の多結晶シ
リコン１１で覆われているのでレジストパターンの剥離
や希フッ酸などの処理を行っても、ゲート酸化膜の安定
性が損なわれることはない。次に図１０に示すように、
全面に１０15〜１０16（ａｔｏｍｓ／ｃｍ2 ）のヒ素を
イオン注入し、レジストパターンをマスクとしてＲＩＥ
工程によって第１及び第２の多結晶シリコン１１，１３
をエッチングして、ゲート電極１４及びエミッタ電極１
５を形成し、８５０〜９００℃１０分程度の熱処理によ
ってエミッタ拡散層１６を形成する。このときエミッタ
開口部１２とエミッタ電極１５の合わせ余裕の領域につ
いては犠牲酸化膜５とゲート酸化膜１０が存在すること
から、この領域の寄生容量を小さくすることができる。
次に図１１に示すようにレジストパターンをマスクとし
て１０14〜１０15（ａｔｏｍｓ／ｃｍ2 ）のボロンをイ
オン注入して、Ｐ型ソース・ドレイン領域１７と外部ベ
ース領域１８を形成する。更に、レジストパターンをマ
スクとして、ｎ型ソース・ドレイン領域１９とコレクタ
電極領域２０を形成し、８５０℃〜９００℃の熱処理工
程によって、各拡散層をアニールする。その後は、通常
の層間絶縁膜及び配線層の形成によって半導体装置を形
成させる。
【００１６】次に本発明の実施形態の第２の例について
図１２〜図１３を参照して説明する。前記第１の例では
エミッタ開口部とエミッタ電極の合わせ余裕の領域へ犠
牲酸化膜を残すことで、この領域の寄生容量を小さくし
たが、第２の例では犠牲酸化膜の下へパッド酸化膜も残
すことで、さらに寄生容量の低減を行う。
図１２〜図１３を参照して説明する。前記第１の例では
エミッタ開口部とエミッタ電極の合わせ余裕の領域へ犠
牲酸化膜を残すことで、この領域の寄生容量を小さくし
たが、第２の例では犠牲酸化膜の下へパッド酸化膜も残
すことで、さらに寄生容量の低減を行う。
【００１７】まず、第１の例と同様に素子分離のために
ＬＯＣＯＳ法によりフィールド酸化膜を形成する。次に
図１２に示すように、シリコン窒化膜を除去した後、イ
オン注入時の基板ダメージ防止のために１００〜３００
オングストロームの犠牲酸化膜５を形成する。次に図１
３に示すように、レジストパターンをマスクとしてＰｃ
ｈＭＯＳＦＥＴを形成する領域にはｎ型ウェル領域６、
ＮｃｈＭＯＳＦＥＴを形成する領域にはＰ型ウェル領域
をイオン注入により形成する。次いで希フッ酸などによ
りＭＯＳＦＥＴ上の犠牲酸化膜５とパッド酸化膜２の除
去を行う。後は第１の例と同様に図８〜図１１に示した
工程と同様の工程を経て半導体装置を完成させる。
ＬＯＣＯＳ法によりフィールド酸化膜を形成する。次に
図１２に示すように、シリコン窒化膜を除去した後、イ
オン注入時の基板ダメージ防止のために１００〜３００
オングストロームの犠牲酸化膜５を形成する。次に図１
３に示すように、レジストパターンをマスクとしてＰｃ
ｈＭＯＳＦＥＴを形成する領域にはｎ型ウェル領域６、
ＮｃｈＭＯＳＦＥＴを形成する領域にはＰ型ウェル領域
をイオン注入により形成する。次いで希フッ酸などによ
りＭＯＳＦＥＴ上の犠牲酸化膜５とパッド酸化膜２の除
去を行う。後は第１の例と同様に図８〜図１１に示した
工程と同様の工程を経て半導体装置を完成させる。
【００１８】
【発明の効果】本発明によれば、ウェル形成時に基板の
ダメージ防止のために設ける絶縁膜のうちＢｉｐ−Ｔｒ
形成領域の部分を残しておくことにより、エミッタ電極
の絶縁膜を大幅に厚くすることができる。これにより、
工程数をほとんど増やすことなく、Ｂｉｐ−Ｔｒのエミ
ッタ電極の開口部に対する合わせ余裕の領域での寄生容
量を効果的に低減することができる。
ダメージ防止のために設ける絶縁膜のうちＢｉｐ−Ｔｒ
形成領域の部分を残しておくことにより、エミッタ電極
の絶縁膜を大幅に厚くすることができる。これにより、
工程数をほとんど増やすことなく、Ｂｉｐ−Ｔｒのエミ
ッタ電極の開口部に対する合わせ余裕の領域での寄生容
量を効果的に低減することができる。
【図１】従来のＢｉ−ＣＭＯＳ半導体装置の製造工程を
説明するための図である。
説明するための図である。
【図２】図１に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図３】図２に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図４】図３に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図５】図４に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図６】本発明の第１の例を説明するための製造工程を
示す図である。
示す図である。
【図７】図６に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図８】図７に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図９】図８に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図１０】図９に示す製造工程に続く製造工程を示す図
である。
である。
【図１１】図１０に示す製造工程に続く製造工程を示す
図である。
図である。
【図１２】本発明の第２の例を説明するための製造工程
を示す図である。
を示す図である。
【図１３】図１２に示す製造工程に続く製造工程を示す
図である。
図である。
【図１４】従来のＢｉ−ＣＭＯＳ半導体装置の製造工程
を説明するための図である。
を説明するための図である。
【図１５】図１４に示す製造工程に続く製造工程を示す
図である。
図である。
【図１６】図１５に示す製造工程に続く製造工程を示す
図である。
図である。
【図１７】図１６に示す製造工程に続く製造工程を示す
図である。
図である。
【図１８】図１７に示す製造工程に続く製造工程を示す
図である。
図である。
１ Ｐ型半導体基板 ２ パッド酸化膜 ３ シリコン窒化膜 ４ フィールド酸化膜 ５ 犠牲酸化膜 ６ ｎ型ウェル領域 ７ Ｐ型ウェル領域 ８ ｎ型コレクタ領域 ９ Ｐ型ベース領域 １０ ゲート酸化膜 １１ 第１の多結晶シリコン １２ エミッタ開口部 １３ 第２の多結晶シリコン １４ ゲート電極 １５ エミッタ電極 １６ エミッタ拡散層 １７ Ｐ型ソース・ドレイン領域 １８ 外部ベース領域 １９ ｎ型ソース・ドレイン領域 ２０ コレクタ電極領域 ２１ 熱酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 21/8222 H01L 27/06
Claims (3)
- 【請求項１】 Ｂｉ−ＣＭＯＳ半導体装置の製造方法に
おいて、フィールド酸化膜を形成した後、 ＭＯＳＦＥＴを形成す
る第１の領域とバイポーラトランジスタを形成する第２
の領域を有する半導体基板全面に第１の絶縁膜を形成す
る工程と、 前記第１の絶縁膜を介してイオン注入を行い、ウェルを
形成する工程と、 前記第１の絶縁膜のうち前記第１の領域に存在する部分
を選択的に除去する工程と、全面に ゲート絶縁膜となる第２の絶縁膜を形成し、さら
にその上に第１の多結晶シリコンを形成する工程と、 前記第２の領域の所定部に、前記第１の多結晶シリコ
ン、前記第１の絶縁膜および第２の絶縁膜に開口部を設
ける工程と、 半導体基板全面に第２の多結晶シリコンを形成する工程
を含むことを特徴とするＢｉ−ＣＭＯＳ半導体装置の製
造方法。 - 【請求項２】 Ｂｉ−ＣＭＯＳ半導体装置の製造方法に
おいて、半導体基板全面にパッド酸化膜および窒化膜を
順次形成した後、所望の領域の前記パッド酸化膜および
前記窒化膜を順次除去し、その後、ＬＯＣＯＳ法により
フィールド酸化膜を形成し、ＭＯＳＦＥＴを形成するＭ
ＯＳＦＥＴ形成領域とバイポーラトランジスタを形成す
るバイポーラトランジスタ形成領域とを形成する工程
と、 その後、前記ＭＯＳＦＥＴ形成領域およびバイポーラト
ランジスタ形成領域上の窒化膜を除去する窒化膜除去工
程と、 その後、全面に犠牲酸化膜を形成し、次いで前記ＭＯＳ
ＦＥＴ形成領域にウェルイオン注入を行う工程と、 その後、ＭＯＳＦＥＴ形成領域上の酸化膜からなる絶縁
膜を除去する工程と、 つづいて、全面にゲート酸化膜および第１の多結晶シリ
コン膜を形成し、次いでバイポーラトランジスタ形成領
域の所定位置にエミッタ開口部を設ける工程と、その
後、全面に第２の多結晶シリコンを形成する工程と、を
有することを特徴とするＢｉ−ＣＭＯＳ半導体装置の製
造方法。 - 【請求項３】 前記窒化膜除去工程の後、前記犠牲酸化
膜を形成する前に、 前記半導体基板上に残されているパ
ッド酸化膜を除去することを特徴とする請求項２に記載
のＢｉ−ＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08177761A JP3134778B2 (ja) | 1996-07-08 | 1996-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08177761A JP3134778B2 (ja) | 1996-07-08 | 1996-07-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022405A JPH1022405A (ja) | 1998-01-23 |
| JP3134778B2 true JP3134778B2 (ja) | 2001-02-13 |
Family
ID=16036674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08177761A Expired - Fee Related JP3134778B2 (ja) | 1996-07-08 | 1996-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134778B2 (ja) |
-
1996
- 1996-07-08 JP JP08177761A patent/JP3134778B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1022405A (ja) | 1998-01-23 |
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