JPS5937571B2 - 電極形成法 - Google Patents
電極形成法Info
- Publication number
- JPS5937571B2 JPS5937571B2 JP48034512A JP3451273A JPS5937571B2 JP S5937571 B2 JPS5937571 B2 JP S5937571B2 JP 48034512 A JP48034512 A JP 48034512A JP 3451273 A JP3451273 A JP 3451273A JP S5937571 B2 JPS5937571 B2 JP S5937571B2
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- JP
- Japan
- Prior art keywords
- semiconductor
- conductivity type
- region
- semiconductor region
- insulating film
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、主としてＭＩＳ
（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ）型半導体装置のドレインおよびソース領域にオ
ーミック接続される電極を形成する場合を対象とする。
（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ）型半導体装置のドレインおよびソース領域にオ
ーミック接続される電極を形成する場合を対象とする。
ＭＩＳ型トランジスタ、ＭＩＳ−ＩＣにおいて、ドレイ
ン電極またはソース電極を形成する場合において、半導
体基体表面の絶縁膜に形成されたコンタクト穴と、コン
タクトされる半導体領域例えばＰ型ドレイン領域との間
に位置ずれが生じると、ドレイン領域でないＮ型半導体
基体１表面が上記コンタクト穴内に露出することになり
このような状態で電極材料であるアルミニウムをコンタ
クト穴内の半導体基体表面に形成すると、第３図に示す
ようにＮ型半導体基体１内にアルミニウム（３価）を不
純物とするＰ型ドープ層１２がホウ素を不純物とするド
レイン領域３に接するようにできる。そして、アルミニ
ウムを不純物とするドープ層１２とシリコンとで構成さ
れるＰＮ接合は一般に耐圧が低いので、素子としての耐
圧が低下し、またリーク電流が増加して例えば逆バイア
スされたＰＮ接合に電荷を蓄積させ、この蓄積電荷を信
号として使用するシフトレジスター等の回路では蓄積電
荷の減少の割合によつて影響を受ける下限周波数（ｆｃ
ｐｍｉｎ）を高くする等の不良が生じることがあつた。
ン電極またはソース電極を形成する場合において、半導
体基体表面の絶縁膜に形成されたコンタクト穴と、コン
タクトされる半導体領域例えばＰ型ドレイン領域との間
に位置ずれが生じると、ドレイン領域でないＮ型半導体
基体１表面が上記コンタクト穴内に露出することになり
このような状態で電極材料であるアルミニウムをコンタ
クト穴内の半導体基体表面に形成すると、第３図に示す
ようにＮ型半導体基体１内にアルミニウム（３価）を不
純物とするＰ型ドープ層１２がホウ素を不純物とするド
レイン領域３に接するようにできる。そして、アルミニ
ウムを不純物とするドープ層１２とシリコンとで構成さ
れるＰＮ接合は一般に耐圧が低いので、素子としての耐
圧が低下し、またリーク電流が増加して例えば逆バイア
スされたＰＮ接合に電荷を蓄積させ、この蓄積電荷を信
号として使用するシフトレジスター等の回路では蓄積電
荷の減少の割合によつて影響を受ける下限周波数（ｆｃ
ｐｍｉｎ）を高くする等の不良が生じることがあつた。
そこで、一般にはドレイン等の領域を広い面積に形成す
ることで、絶縁膜に対するコンタクト穴の位置にずれが
あつてもアルミニウム電極が直接Ｎ型半導体基体に接触
しないようにしていた。
ることで、絶縁膜に対するコンタクト穴の位置にずれが
あつてもアルミニウム電極が直接Ｎ型半導体基体に接触
しないようにしていた。
しかし、この方法によれば、ドレイン等の領域を広く形
成する必要があることから、特にＩＣの場合高集積化を
損うことになり好ましくなかつた。５そこで、本願発明
者はドレイン等の領域面積を最小限に留め、しかもドー
プ領域ど基板とで構成されたＰＮ接合が電極によつて劣
化しないようにする方法につき検討した。
成する必要があることから、特にＩＣの場合高集積化を
損うことになり好ましくなかつた。５そこで、本願発明
者はドレイン等の領域面積を最小限に留め、しかもドー
プ領域ど基板とで構成されたＰＮ接合が電極によつて劣
化しないようにする方法につき検討した。
本願発明者は、この検討において基板表面のＳｉＯ２膜
にコンタクト用窓開部を形成したのち、該窓開部８から
基板にホウ素等の不純物を拡散しておき、その上で、電
極を形成することで前記問題が解決できると考えた。
にコンタクト用窓開部を形成したのち、該窓開部８から
基板にホウ素等の不純物を拡散しておき、その上で、電
極を形成することで前記問題が解決できると考えた。
したがつて、本発明の一つの目的は、コンタク １５ト
部と半導体基体１に選択的に形成された半導体領域との
位置ずれにより半導体装置の特性が劣化することを防止
することにあり、他の目的は耐圧の低下、リーク電流の
増大を防止することにあり、さらに他の目的は半導体集
積回路の高集積化を図２０ることにある。
部と半導体基体１に選択的に形成された半導体領域との
位置ずれにより半導体装置の特性が劣化することを防止
することにあり、他の目的は耐圧の低下、リーク電流の
増大を防止することにあり、さらに他の目的は半導体集
積回路の高集積化を図２０ることにある。
上記目的を構成するための本発明の要旨は、半導体装置
の製造方法において以下の工程（イ）ないし（ニ）を含
むことを特徴とするものである。（イ） 第１導電型の半導体基板と上記基板の一主面上に選択的
に形成された第１の絶縁膜と、この第１の絶縁膜をマス
クにして、上記基板の一主面に選択的に形成された第２
導電型の半導体領域と、上記半導体領域上及び第１の絶
縁膜上に形成されたリンを含む第２の絶縁膜とを有する
半導体を用意し上記第２導電型の半導体領域の少なくと
も一部が露出されるように上記リンを含む第２の絶縁膜
を選択的に除去することによって、コンタクト用窓開部
を形成する工程。
の製造方法において以下の工程（イ）ないし（ニ）を含
むことを特徴とするものである。（イ） 第１導電型の半導体基板と上記基板の一主面上に選択的
に形成された第１の絶縁膜と、この第１の絶縁膜をマス
クにして、上記基板の一主面に選択的に形成された第２
導電型の半導体領域と、上記半導体領域上及び第１の絶
縁膜上に形成されたリンを含む第２の絶縁膜とを有する
半導体を用意し上記第２導電型の半導体領域の少なくと
も一部が露出されるように上記リンを含む第２の絶縁膜
を選択的に除去することによって、コンタクト用窓開部
を形成する工程。
（ロ）上記第２導電型の半導体領域と同一導電型の不純
物を含む酸化膜を用いてその不純物を上記コンタクト用
窓開部を通して上記半導体基板の一主面にドープするこ
とによつて、上記第２の導電型の半導体領域につながる
追加半導体領域を形成する工程。（ハ）上記コンタクト
用窓開部内に形成される上記第２導電型の不純物を含む
酸化膜を除去する工程。
物を含む酸化膜を用いてその不純物を上記コンタクト用
窓開部を通して上記半導体基板の一主面にドープするこ
とによつて、上記第２の導電型の半導体領域につながる
追加半導体領域を形成する工程。（ハ）上記コンタクト
用窓開部内に形成される上記第２導電型の不純物を含む
酸化膜を除去する工程。
（ニ）上記工程（ハ）の後に、上記追加半導体領域を含
む第２導電型の半導体領域に対しオーミツクコンタクト
するアルミニウム電極を形成する工程。
む第２導電型の半導体領域に対しオーミツクコンタクト
するアルミニウム電極を形成する工程。
以下本発明を実施例により説明する。第１図ａ−ｄは本
発明の一実施例を示すもので５る。
発明の一実施例を示すもので５る。
ピ シリコンゲートＭＯＳＩＣの、ソース領域２，ドレ
イン領域３，ゲート絶縁膜（ＳｉＯ２）４，ゲート電極
７，および絶縁膜５，６（５は不純物が添加されていな
いＳｉＯ２膜、６はリンが添加されているＳｉＯ２膜）
等を形成したのち、絶縁膜５，６をフオトエツチングす
ることにより選択的に除去し、コンタクト用窓開部を形
成する。
イン領域３，ゲート絶縁膜（ＳｉＯ２）４，ゲート電極
７，および絶縁膜５，６（５は不純物が添加されていな
いＳｉＯ２膜、６はリンが添加されているＳｉＯ２膜）
等を形成したのち、絶縁膜５，６をフオトエツチングす
ることにより選択的に除去し、コンタクト用窓開部を形
成する。
このコンタクト形成において、集積度をたかめるために
ソースまたはドレイン３の領域を十分に余裕をもつては
広く形成されていないので、同図のようにコンタクト用
窓開部と、領域との僅かな位置ずれにより、ｎ型半導体
基体１表面の一部が露出する場合がある。
ソースまたはドレイン３の領域を十分に余裕をもつては
広く形成されていないので、同図のようにコンタクト用
窓開部と、領域との僅かな位置ずれにより、ｎ型半導体
基体１表面の一部が露出する場合がある。
なお、ＳｉＯ，膜５上にリンをドープしたＳｉＯ２膜６
を形成する理由は、ＳｉＯ２膜５内に含まれ、基体表面
に影響を与えるイオンの揺動を防止するためで、リンド
ープのＳｉＯ２膜６によつて絶縁膜として充分厚いもの
とすることにある。
を形成する理由は、ＳｉＯ２膜５内に含まれ、基体表面
に影響を与えるイオンの揺動を防止するためで、リンド
ープのＳｉＯ２膜６によつて絶縁膜として充分厚いもの
とすることにある。
すなわちリンドープしないＳｉＯ２膜５のみを厚くする
とこのＳｉＯ２膜はクラツクを発生しやすいが、リンド
ープしたＳｉＯ２膜はガラス状をなし、クラツクを生じ
ない。〕 次いで、半導体基体１表面上にホウ素を含む
ＳｉＯ２膜９を形成する。その後加熱処理をすることに
より、上記 ＳｉＯ２膜９内のホウ素が半導体基体１内へドープされ
、領域が拡がる。
とこのＳｉＯ２膜はクラツクを発生しやすいが、リンド
ープしたＳｉＯ２膜はガラス状をなし、クラツクを生じ
ない。〕 次いで、半導体基体１表面上にホウ素を含む
ＳｉＯ２膜９を形成する。その後加熱処理をすることに
より、上記 ＳｉＯ２膜９内のホウ素が半導体基体１内へドープされ
、領域が拡がる。
ｃ その後、フオトエツチング処理により上記ＳｉＯ２
膜９のうち、コンタクト部を選択的に除去し、再びコン
タクト用窓開部を形成する。
膜９のうち、コンタクト部を選択的に除去し、再びコン
タクト用窓開部を形成する。
この場合、上記のドープ処理により領域が拡がっており
、ボロン又はリンがドープされていないＳｉＯ２膜は、
ボロン又はリンがドープされているＳｉＯ２膜よりもエ
ツチングされにくいのでボロン又はリンがドープされて
いないＳｉＯ２の側面が追加半導体領域を超えてエツチ
ングされることがなく、半導体基板１の部分は露出する
ことがない。
、ボロン又はリンがドープされていないＳｉＯ２膜は、
ボロン又はリンがドープされているＳｉＯ２膜よりもエ
ツチングされにくいのでボロン又はリンがドープされて
いないＳｉＯ２の側面が追加半導体領域を超えてエツチ
ングされることがなく、半導体基板１の部分は露出する
ことがない。
ｄ その後、真空蒸着法により半導体基体１表面上にア
ルミニウム膜を形成し、その後、アルミニウム膜を選択
的にフオトエツチングすることにより、不要部を除去し
、ソース電極１０，ドレイン電極１１を形成する。
ルミニウム膜を形成し、その後、アルミニウム膜を選択
的にフオトエツチングすることにより、不要部を除去し
、ソース電極１０，ドレイン電極１１を形成する。
第２図はでき上つたシリコゲートＭＯＳトランジスタの
ソース領域２，ドレイン領域３，ソース電極１０，その
コンタクト部１０ａ，ドレイン電極１１，そのコンタク
ト部１１ａ，ゲート電極７および、そのコンタクト部７
ａ０Ａ−Ａ視平面的相対位置を示している。
ソース領域２，ドレイン領域３，ソース電極１０，その
コンタクト部１０ａ，ドレイン電極１１，そのコンタク
ト部１１ａ，ゲート電極７および、そのコンタクト部７
ａ０Ａ−Ａ視平面的相対位置を示している。
上記の実施例によれば、コンタクト用窓開部８を形成し
たのち、その窓開部８からソース、ドレイン領域と同一
導電型の不純物をドープし、その後、アルミニウム電極
を形成するので、ソース領域２あるいはドレイン領域３
とコンタクト１０ａ，１１ａとの間に若干の位置ずれが
あつたとしても、Ｎ型半導体基体１がホウ素を不純物と
する領域を介さずに表面に露出することがない。
たのち、その窓開部８からソース、ドレイン領域と同一
導電型の不純物をドープし、その後、アルミニウム電極
を形成するので、ソース領域２あるいはドレイン領域３
とコンタクト１０ａ，１１ａとの間に若干の位置ずれが
あつたとしても、Ｎ型半導体基体１がホウ素を不純物と
する領域を介さずに表面に露出することがない。
したがつて、後のアルミニウム電極を形成する工程で、
アルミニウムが半導体表面から内へジッターしても、ソ
ース或いはドレイン領域内に留まり、アルミニウムによ
つてＮ型半導体基体１との間に新たにＰＮ接合できると
いうことがない。そのため、ソース、ドレイン領域と基
板とによつて構成されるＰＮ接合が電極の形成によつて
劣化することがない。したがって、コンタクト部とドレ
イン等の領域との位置ずれを考慮し、寸法上の余裕をと
るため領域を予め広く形成しておく従来における必要性
が、上記実施例においてはないのである。そのため、半
導体装置の小型化、半導体集積回路装置の高集積化を図
ることができる。なお、コンタクト用窓開部８を形成し
たのち、半導体表面から不純物をドープする方法として
は、上記実施例の場合のほか、ホウ素を含んだＳｉＯ２
膜をＣＶＤ法（気相成長法）により形成し、その後Ｓｉ
Ｏ２膜内の半導体表面にホウ素を拡散する方法、ホウ素
の気相拡散法、ＢＮデポジシヨン拡散法等を使用するこ
とができる。
アルミニウムが半導体表面から内へジッターしても、ソ
ース或いはドレイン領域内に留まり、アルミニウムによ
つてＮ型半導体基体１との間に新たにＰＮ接合できると
いうことがない。そのため、ソース、ドレイン領域と基
板とによつて構成されるＰＮ接合が電極の形成によつて
劣化することがない。したがって、コンタクト部とドレ
イン等の領域との位置ずれを考慮し、寸法上の余裕をと
るため領域を予め広く形成しておく従来における必要性
が、上記実施例においてはないのである。そのため、半
導体装置の小型化、半導体集積回路装置の高集積化を図
ることができる。なお、コンタクト用窓開部８を形成し
たのち、半導体表面から不純物をドープする方法として
は、上記実施例の場合のほか、ホウ素を含んだＳｉＯ２
膜をＣＶＤ法（気相成長法）により形成し、その後Ｓｉ
Ｏ２膜内の半導体表面にホウ素を拡散する方法、ホウ素
の気相拡散法、ＢＮデポジシヨン拡散法等を使用するこ
とができる。
ホウ素を含むＳｉＯ２膜をＣＶＤ法で形成する場合は絶
縁膜の段差部の角が突出することが比較的多いが、気相
拡散、ＢＮデポジシヨン拡散法あるいはホウ素を含むＳ
ｉＯ２膜を回転塗布する方法によれば、段差を減少でき
、断線事故を減少できる点で有利である。以上説明した
ように本発明の半導体装置の製造方法によれば、コンタ
クト部と半導体基体１に選択的に形成された半導体領域
との間に位置ずれが生じても、半導体領域と半導体基体
とで構成されたＰＮ接合が劣化することがなく、従つて
、それによつて、ＰＮの接合の耐圧の低下あるいはりー
ク電流の増大を防止することができ、さらに寸法上余裕
をとる必要のないことから半導体集積回路装置の高集積
化を図ることが可能となる。
縁膜の段差部の角が突出することが比較的多いが、気相
拡散、ＢＮデポジシヨン拡散法あるいはホウ素を含むＳ
ｉＯ２膜を回転塗布する方法によれば、段差を減少でき
、断線事故を減少できる点で有利である。以上説明した
ように本発明の半導体装置の製造方法によれば、コンタ
クト部と半導体基体１に選択的に形成された半導体領域
との間に位置ずれが生じても、半導体領域と半導体基体
とで構成されたＰＮ接合が劣化することがなく、従つて
、それによつて、ＰＮの接合の耐圧の低下あるいはりー
ク電流の増大を防止することができ、さらに寸法上余裕
をとる必要のないことから半導体集積回路装置の高集積
化を図ることが可能となる。
本発明を適用できる主たる範囲は絶縁ゲート電界効果半
導体装置の製法であり、特にメモリー部のリークが問題
となるシフトレジスタやランダムアクセスメモリー等に
おいて有効である。
導体装置の製法であり、特にメモリー部のリークが問題
となるシフトレジスタやランダムアクセスメモリー等に
おいて有効である。
また、入出力端子のリークも防止できるものと考えられ
る。
る。
第１図ａ−ｄは本発明の一実施例を示す断面図であり、
第２図はその実施例によりでき上つた半導体装置の各領
域、電極の平面的な位置関係を示す図面である。 第３図は従来における問題点を示す断面図である。１−
・・・Ｎ型半導体基体、２・・・・・・ソース領域、３
・・・・・・ドレイン領域、４・・・・・・ゲート絶縁
膜、５・・・・・・ＳｌＯ２膜、６・・・・・・リンを
含んだＳｉＯ２膜、７・・・・・・シリコンゲート電極
、７ａ・・・・・・ゲート電極のコンタクト部、８・・
・・・・コンタクト用窓開部、９・・・・・・ホウ素を
含んだＳｉＯ２膜、１０・・・・・・ソース電極、１０
ａ・・・・・・ソース電極コンタクト部、１１・・・・
・・ドレイン電極、１１ａ・・・・・・ドレイン電極コ
ンタクト部、１２・・・・・・アルミニウム電極を形成
することによりできたＰ型ドープ層。
第２図はその実施例によりでき上つた半導体装置の各領
域、電極の平面的な位置関係を示す図面である。 第３図は従来における問題点を示す断面図である。１−
・・・Ｎ型半導体基体、２・・・・・・ソース領域、３
・・・・・・ドレイン領域、４・・・・・・ゲート絶縁
膜、５・・・・・・ＳｌＯ２膜、６・・・・・・リンを
含んだＳｉＯ２膜、７・・・・・・シリコンゲート電極
、７ａ・・・・・・ゲート電極のコンタクト部、８・・
・・・・コンタクト用窓開部、９・・・・・・ホウ素を
含んだＳｉＯ２膜、１０・・・・・・ソース電極、１０
ａ・・・・・・ソース電極コンタクト部、１１・・・・
・・ドレイン電極、１１ａ・・・・・・ドレイン電極コ
ンタクト部、１２・・・・・・アルミニウム電極を形成
することによりできたＰ型ドープ層。
Claims (1)
- 【特許請求の範囲】 １ 以下の工程（イ）ないし（ニ）を含むことを特徴と
する半導体装置の製造方法。 （イ）第１導電型の半導体基板と上記基板の一主面上に
選択的に形成された第１の絶縁膜と、この第１の絶縁膜
をマスクにして、上記基板の一主面に選択的に形成され
た第２導電型の半導体領域と、上記半導体領域上及び第
１の絶縁膜上に形成されたリンを含む第２の絶縁膜とを
有する半導体を用意し上記第２導電型の半導体領域の少
なくとも一部が露出されるように上記リンを含む第２の
絶縁膜を選択的に除去することによつて、コンタクト用
窓開部を形成する工程。 （ロ）上記第２導電型の半導体領域と同一導電型の不純
物を含む酸化膜を用いてその不純物を上記コンタクト用
窓開部を通して上記半導体基板の一主面にドープするこ
とによつて、上記第２導電型の半導体領域につながる追
加半導体を形成する工程。（ハ）上記コンタクト用窓開
部内に形成される上記第２導電型の不純物を含む酸化膜
を除去する工程。 （ニ）上記工程（ハ）の後に、上記追加半導体領域を含
む第２導電型の半導体領域に対しオーミックコンタクト
するアルミニウム電極を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48034512A JPS5937571B2 (ja) | 1973-03-28 | 1973-03-28 | 電極形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48034512A JPS5937571B2 (ja) | 1973-03-28 | 1973-03-28 | 電極形成法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS49123269A JPS49123269A (ja) | 1974-11-26 |
| JPS5937571B2 true JPS5937571B2 (ja) | 1984-09-11 |
Family
ID=12416299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48034512A Expired JPS5937571B2 (ja) | 1973-03-28 | 1973-03-28 | 電極形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937571B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5256859A (en) * | 1975-11-05 | 1977-05-10 | Toshiba Corp | Production of semiconductor device |
| JPS5785226A (en) * | 1980-11-18 | 1982-05-27 | Seiko Epson Corp | Manufacture of semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS499973A (ja) * | 1972-05-19 | 1974-01-29 | ||
| JPS4998579A (ja) * | 1973-01-20 | 1974-09-18 |
-
1973
- 1973-03-28 JP JP48034512A patent/JPS5937571B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS499973A (ja) * | 1972-05-19 | 1974-01-29 | ||
| JPS4998579A (ja) * | 1973-01-20 | 1974-09-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS49123269A (ja) | 1974-11-26 |
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