JPH06104429A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPH06104429A JPH06104429A JP25001892A JP25001892A JPH06104429A JP H06104429 A JPH06104429 A JP H06104429A JP 25001892 A JP25001892 A JP 25001892A JP 25001892 A JP25001892 A JP 25001892A JP H06104429 A JPH06104429 A JP H06104429A
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- gate electrode
- gate insulating
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Abstract
(57)【要約】
【目的】 ゲート絶縁膜が薄くなってもバンド間トンネ
ル電流が発生しにくく、かつ、ゲート絶縁耐量の向上し
た信頼性の高いＭＯＳトランジスタを提供する。 【構成】 ゲート絶縁膜２、２ａがゲート電極３のドレ
イン領域８側端部または両端部において、他の部分より
も厚く形成されてなるＭＯＳトランジスタ。また、ドレ
イン領域８と半導体基板１のあいだに、半導体基板と同
じ導電型の中濃度不純物領域10を形成してゲート電極３
との耐圧より基板１との耐圧を低くする。
ル電流が発生しにくく、かつ、ゲート絶縁耐量の向上し
た信頼性の高いＭＯＳトランジスタを提供する。 【構成】 ゲート絶縁膜２、２ａがゲート電極３のドレ
イン領域８側端部または両端部において、他の部分より
も厚く形成されてなるＭＯＳトランジスタ。また、ドレ
イン領域８と半導体基板１のあいだに、半導体基板と同
じ導電型の中濃度不純物領域10を形成してゲート電極３
との耐圧より基板１との耐圧を低くする。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタに関
する。さらに詳しくは、ゲート絶縁膜が薄くなってもバ
ンド間トンネル電流が発生しにくく、静電耐量も劣化し
ない微細なＭＯＳトランジスタに関する。
する。さらに詳しくは、ゲート絶縁膜が薄くなってもバ
ンド間トンネル電流が発生しにくく、静電耐量も劣化し
ない微細なＭＯＳトランジスタに関する。
【０００２】
【従来の技術】近年、半導体回路の高集積化による素子
の微細化に伴って、ＭＯＳトランジスタはドレイン領域
のゲート電極側を低濃度領域としてホットエレクトンロ
ンの注入を防止するＬＤＤ（Lightly Doped Drain ）構
造のもが採用されるようになった。従来のＬＤＤ構造の
ＭＯＳトランジスタの構造を図５に断面図で示す。ｐ型
のＳｉからなる半導体基板21上にゲート絶縁膜22が形成
され、その表面にポリシリコンを堆積させたのち、チャ
ネル領域の周囲を除去してゲート長がＬのゲート電極23
が形成されている。そしてゲート電極23をマスクとして
リンイオン（Ｐ+）を注入することにより拡散深さの比
較的浅いｎ- 型の不純物拡散領域24、25が形成されてい
る。ゲート電極23の側部にはシリコン酸化膜などによっ
てサイドウォール26が形成され、サイドウォール26をマ
スクとしてさらにヒ素イオン（Ａｓ+ ）を注入すること
よりチャネル領域（ゲート電極23直下の半導体基板領
域）29の両側にｎ+ 型のソース領域27およびドレイン領
域28が形成されている。
の微細化に伴って、ＭＯＳトランジスタはドレイン領域
のゲート電極側を低濃度領域としてホットエレクトンロ
ンの注入を防止するＬＤＤ（Lightly Doped Drain ）構
造のもが採用されるようになった。従来のＬＤＤ構造の
ＭＯＳトランジスタの構造を図５に断面図で示す。ｐ型
のＳｉからなる半導体基板21上にゲート絶縁膜22が形成
され、その表面にポリシリコンを堆積させたのち、チャ
ネル領域の周囲を除去してゲート長がＬのゲート電極23
が形成されている。そしてゲート電極23をマスクとして
リンイオン（Ｐ+）を注入することにより拡散深さの比
較的浅いｎ- 型の不純物拡散領域24、25が形成されてい
る。ゲート電極23の側部にはシリコン酸化膜などによっ
てサイドウォール26が形成され、サイドウォール26をマ
スクとしてさらにヒ素イオン（Ａｓ+ ）を注入すること
よりチャネル領域（ゲート電極23直下の半導体基板領
域）29の両側にｎ+ 型のソース領域27およびドレイン領
域28が形成されている。
【０００３】この構造において、トランジスタの微細化
に伴いゲート絶縁膜も薄くなるが、ゲート絶縁膜が薄く
なると、バンド間トンネル電流によるソフトリークや外
部からのサージに対する静電耐量の低下が生じる。ここ
にバンド間トンネル電流とは、ゲート電極の電界強度を
うけてＬＤＤ拡散層中の不純物が電子を発生することに
より基板側に流れる電流をいう。
に伴いゲート絶縁膜も薄くなるが、ゲート絶縁膜が薄く
なると、バンド間トンネル電流によるソフトリークや外
部からのサージに対する静電耐量の低下が生じる。ここ
にバンド間トンネル電流とは、ゲート電極の電界強度を
うけてＬＤＤ拡散層中の不純物が電子を発生することに
より基板側に流れる電流をいう。
【０００４】ＬＤＤ構造はホットエレクトロンがゲート
電極に注入されるのを防止するホットエレクトロン耐性
には強いが、ソフトリーク電流を増大させてしまう。ま
た、ドレインと基板間の耐圧がゲート絶縁膜よりも高い
ため、出力ピンにドレイン端子が直接結合されているば
あい、出力ピンにかかる静電気がゲート電極側にかか
り、ゲート絶縁膜が破壊し易くなるので、静電破壊耐量
がいちじるしく低下してしまう。これらを解決するため
に入出力部であるＩ／Ｏ部のゲート膜厚のみを厚くした
り、チャネルストッパーの濃度を高くすることにより、
ドレインと基板とのあいだの耐圧をゲート絶縁膜の耐圧
よりも低くしたりしている。
電極に注入されるのを防止するホットエレクトロン耐性
には強いが、ソフトリーク電流を増大させてしまう。ま
た、ドレインと基板間の耐圧がゲート絶縁膜よりも高い
ため、出力ピンにドレイン端子が直接結合されているば
あい、出力ピンにかかる静電気がゲート電極側にかか
り、ゲート絶縁膜が破壊し易くなるので、静電破壊耐量
がいちじるしく低下してしまう。これらを解決するため
に入出力部であるＩ／Ｏ部のゲート膜厚のみを厚くした
り、チャネルストッパーの濃度を高くすることにより、
ドレインと基板とのあいだの耐圧をゲート絶縁膜の耐圧
よりも低くしたりしている。
【０００５】
【発明が解決しようとする課題】しかしながら、Ｉ／Ｏ
部のゲート膜厚を厚くすると、マスク工程が１回増える
ことになり、工程数が増えてコストアップとなる。ま
た、チャネルストッパーの濃度を高くすると、チャネル
領域の奥行き（図５で紙面に垂直方向の幅）ΔＷが大き
くなり、その結果しきい値電圧が高くなるという狭チャ
ネル効果が生じる。
部のゲート膜厚を厚くすると、マスク工程が１回増える
ことになり、工程数が増えてコストアップとなる。ま
た、チャネルストッパーの濃度を高くすると、チャネル
領域の奥行き（図５で紙面に垂直方向の幅）ΔＷが大き
くなり、その結果しきい値電圧が高くなるという狭チャ
ネル効果が生じる。
【０００６】このような問題を解決すべく本発明は、ゲ
ート絶縁膜が薄くなってもバンド間トンネル電流が発し
にくく、静電破壊耐量が低下せず、かつ、製造工程を増
加させることなく製造することができる微細なＭＯＳト
ランジスタを提供することを目的とする。
ート絶縁膜が薄くなってもバンド間トンネル電流が発し
にくく、静電破壊耐量が低下せず、かつ、製造工程を増
加させることなく製造することができる微細なＭＯＳト
ランジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明によるＭＯＳトラ
ンジスタは、半導体基板上にゲート絶縁膜を介してゲー
ト電極が形成され、該ゲート電極の両側の半導体基板に
ソース領域とドレイン領域が形成され、少なくともドレ
イン領域のゲート領域側が低濃度不純物領域とされてい
るＭＯＳトランジスタであって、前記ゲート絶縁膜が前
記ゲート電極の少なくともドレイン側端部において、他
の部分よりも厚く形成されていることを特徴とする。
ンジスタは、半導体基板上にゲート絶縁膜を介してゲー
ト電極が形成され、該ゲート電極の両側の半導体基板に
ソース領域とドレイン領域が形成され、少なくともドレ
イン領域のゲート領域側が低濃度不純物領域とされてい
るＭＯＳトランジスタであって、前記ゲート絶縁膜が前
記ゲート電極の少なくともドレイン側端部において、他
の部分よりも厚く形成されていることを特徴とする。
【０００８】前記ゲート絶縁膜の厚く形成された部分
は、前記低濃度不純物領域の全表面を覆うように形成さ
れていることが好ましい。
は、前記低濃度不純物領域の全表面を覆うように形成さ
れていることが好ましい。
【０００９】また、請求項３記載のＭＯＳトランジスタ
は、半導体基板上にゲート絶縁膜を介してゲート電極が
形成され、該ゲート電極の両側の半導体基板にソース領
域とドレイン領域が形成され、少なくともドレイン領域
のゲート領域側が低濃度不純物領域とされてなるＭＯＳ
トランジスタであって、前記ドレイン領域のコンタクト
孔直下に高濃度の第１導電型の半導体領域が形成され、
その下に中濃度の第２導電型の半導体領域が形成され、
その下側に低濃度の第２導電型の半導体基板が配されて
いることを特徴とする。
は、半導体基板上にゲート絶縁膜を介してゲート電極が
形成され、該ゲート電極の両側の半導体基板にソース領
域とドレイン領域が形成され、少なくともドレイン領域
のゲート領域側が低濃度不純物領域とされてなるＭＯＳ
トランジスタであって、前記ドレイン領域のコンタクト
孔直下に高濃度の第１導電型の半導体領域が形成され、
その下に中濃度の第２導電型の半導体領域が形成され、
その下側に低濃度の第２導電型の半導体基板が配されて
いることを特徴とする。
【００１０】
【作用】本発明によれば、ゲート絶縁膜の膜厚がゲート
電極の端部において厚く形成されているため、ドレイン
・ゲート間の絶縁耐量が大幅に向上する。一方ゲート絶
縁膜の大部分である中心部は薄いゲート絶縁膜を維持で
き、低いゲート電圧で作動できる。このばあい、ＬＤＤ
拡散層（低濃度不純物領域）全体が厚い絶縁膜で覆われ
ていると、一層効果がある。
電極の端部において厚く形成されているため、ドレイン
・ゲート間の絶縁耐量が大幅に向上する。一方ゲート絶
縁膜の大部分である中心部は薄いゲート絶縁膜を維持で
き、低いゲート電圧で作動できる。このばあい、ＬＤＤ
拡散層（低濃度不純物領域）全体が厚い絶縁膜で覆われ
ていると、一層効果がある。
【００１１】また、ドレイン領域と接する部分の基板の
濃度を高くすることにより、ドレイン領域と基板間の絶
縁耐量が相対的に下げられ、大きな静電界が印加されて
も、ゲート絶縁膜での静電破壊が防止され、信頼性が向
上する。
濃度を高くすることにより、ドレイン領域と基板間の絶
縁耐量が相対的に下げられ、大きな静電界が印加されて
も、ゲート絶縁膜での静電破壊が防止され、信頼性が向
上する。
【００１２】さらに、厚い酸化膜は自己整合的に形成さ
れ、工程数を増やすことなく設けられる。
れ、工程数を増やすことなく設けられる。
【００１３】
【実施例】つぎに、本発明を添付図面に基づいて説明す
る。
る。
【００１４】図１は、本発明の一実施例である微細ＭＯ
Ｓトランジスタの構造を示す断面図である。ゲート絶縁
膜２がゲート電極３の両端部において厚く形成され、こ
の厚い絶縁膜２ａが低濃度不純物領域４、５を完全に覆
っている。これにより、ゲート絶縁膜２が薄くても、低
濃度不純物領域４、５はゲート電極３の電界強度の影響
を受けにくいので、不純物が電子を発生して基板側に電
流が流れることがない。このようにして、バンド間トン
ネル電流の発生を防ぐことができる。さらに、この厚く
形成された絶縁膜２ａにより、ドレイン領域８と基板１
とのあいだの耐圧よりも、ゲート絶縁膜２、２ａを介し
たドレイン領域８とゲート電極３とのあいだの耐圧の方
が大きくなる。なお、前述の厚い絶縁膜２ａは低濃度不
純物領域を完全に覆うことが好ましいが、必ずしも完全
に覆っていなくても効果がある。
Ｓトランジスタの構造を示す断面図である。ゲート絶縁
膜２がゲート電極３の両端部において厚く形成され、こ
の厚い絶縁膜２ａが低濃度不純物領域４、５を完全に覆
っている。これにより、ゲート絶縁膜２が薄くても、低
濃度不純物領域４、５はゲート電極３の電界強度の影響
を受けにくいので、不純物が電子を発生して基板側に電
流が流れることがない。このようにして、バンド間トン
ネル電流の発生を防ぐことができる。さらに、この厚く
形成された絶縁膜２ａにより、ドレイン領域８と基板１
とのあいだの耐圧よりも、ゲート絶縁膜２、２ａを介し
たドレイン領域８とゲート電極３とのあいだの耐圧の方
が大きくなる。なお、前述の厚い絶縁膜２ａは低濃度不
純物領域を完全に覆うことが好ましいが、必ずしも完全
に覆っていなくても効果がある。
【００１５】また、ｎ++型のドレイン領域８とｐ型のＳ
ｉ基板１とのあいだに中濃度のｐ+型の半導体領域10が
設けられている。このように、ドレイン領域８と接して
いる基板１の濃度を上げることにより、ドレイン領域８
と基板１間の耐圧が下る。その結果、一層ドレイン領域
８と基板１とのあいだの耐圧よりも、ゲート絶縁膜２ａ
を介したドレイン領域８とゲート電極３とのあいだの耐
圧の方が大きくなる。そのため、サージ電圧が印加され
ても、基板１側に逃げ、ゲート絶縁膜２が破壊されにく
い。
ｉ基板１とのあいだに中濃度のｐ+型の半導体領域10が
設けられている。このように、ドレイン領域８と接して
いる基板１の濃度を上げることにより、ドレイン領域８
と基板１間の耐圧が下る。その結果、一層ドレイン領域
８と基板１とのあいだの耐圧よりも、ゲート絶縁膜２ａ
を介したドレイン領域８とゲート電極３とのあいだの耐
圧の方が大きくなる。そのため、サージ電圧が印加され
ても、基板１側に逃げ、ゲート絶縁膜２が破壊されにく
い。
【００１６】以上のような構成にすることにより、出力
ピンにドレイン端子が直接結合されているばあいでも、
ゲート絶縁膜が破壊されることがない。しかも、従来の
ような、Ｉ／Ｏ部のゲート絶縁膜厚を厚くするためのマ
スク工程の増加や、チャネルストッパの濃度を高くする
ことによる狭チャネル効果の発生という問題も生じな
い。
ピンにドレイン端子が直接結合されているばあいでも、
ゲート絶縁膜が破壊されることがない。しかも、従来の
ような、Ｉ／Ｏ部のゲート絶縁膜厚を厚くするためのマ
スク工程の増加や、チャネルストッパの濃度を高くする
ことによる狭チャネル効果の発生という問題も生じな
い。
【００１７】図２（ａ）に本発明の微細ＭＯＳトランジ
スタにおけるドレイン領域８と基板１とのあいだのＩ−
Ｖ特性Ａおよびゲート絶縁膜を介したドレイン領域８と
ゲート電極３とのあいだのＩ−Ｖ特性Ｂをグラフで示
す。また比較例として、図２（ｂ）に従来の微細ＭＯＳ
トランジスタにおけるドレイン領域と基板とのあいだの
Ｉ−Ｖ特性Ｃおよびゲート絶縁膜を介したドレイン領域
とゲート電極とのあいだのＩ−Ｖ特性Ｄをグラフで示
す。グラフから、本発明においては、ドレイン領域と基
板とのあいだの耐圧Ｖ1 よりも、ゲート絶縁膜２を介し
たドレイン領域とゲート電極とのあいだの耐圧Ｖ2 の方
が大きく、ドレイン領域と基板とのあいだのソフトリー
クＥ（図２（ｂ）参照）もないことがわかる。
スタにおけるドレイン領域８と基板１とのあいだのＩ−
Ｖ特性Ａおよびゲート絶縁膜を介したドレイン領域８と
ゲート電極３とのあいだのＩ−Ｖ特性Ｂをグラフで示
す。また比較例として、図２（ｂ）に従来の微細ＭＯＳ
トランジスタにおけるドレイン領域と基板とのあいだの
Ｉ−Ｖ特性Ｃおよびゲート絶縁膜を介したドレイン領域
とゲート電極とのあいだのＩ−Ｖ特性Ｄをグラフで示
す。グラフから、本発明においては、ドレイン領域と基
板とのあいだの耐圧Ｖ1 よりも、ゲート絶縁膜２を介し
たドレイン領域とゲート電極とのあいだの耐圧Ｖ2 の方
が大きく、ドレイン領域と基板とのあいだのソフトリー
クＥ（図２（ｂ）参照）もないことがわかる。
【００１８】前述のようにＳｉ基板１がｐ型のばあい
は、中濃度の半導体領域９もｐ+ 型であり、ドレイン領
域８は逆にｎ++型である。
は、中濃度の半導体領域９もｐ+ 型であり、ドレイン領
域８は逆にｎ++型である。
【００１９】また、ゲート絶縁膜２はゲート電極３の両
端部において厚く形成されているが、必ずしも両端部が
厚くされる必要はない。すなわち、サージ電圧が印加さ
れ易い出力ピンと接続されるドレイン領域８側のみであ
ってもよい。
端部において厚く形成されているが、必ずしも両端部が
厚くされる必要はない。すなわち、サージ電圧が印加さ
れ易い出力ピンと接続されるドレイン領域８側のみであ
ってもよい。
【００２０】さらに、図１に示されるようにソース領域
７と基板１とのあいだにも、中濃度のｐ+ 型半導体領域
９が形成されてもよい。
７と基板１とのあいだにも、中濃度のｐ+ 型半導体領域
９が形成されてもよい。
【００２１】図１のＸ−Ｘ線およびＹ−Ｙ線に沿う不純
物濃度のプロファイルを図３にグラフで示す。グラフ中
のＣ1 〜Ｃ4 は図１中のＣ1 〜Ｃ4 における位置の不純
物濃度を示している。グラフからわかるように電極をと
るドレインコンタクト孔19を通るＸ−Ｘ線に沿う不純物
濃度のプロファイルは、Ｙ−Ｙ線に沿うものよりも濃度
差の変化が少なく、（Ｃ4 濃度−Ｃ3 濃度）＜（Ｃ1 濃
度−Ｃ2 濃度）であり、しかもＸ−Ｘ線領域の方が、絶
対濃度が濃く、Ｙ−Ｙ線部よりＸ−Ｘ線部の方が耐圧が
低い。そのため、出力ピンを経由してドレイン領域８に
入力されるサージ電圧は基板１側に逃げ易く、ゲート絶
縁膜２の方が破壊されることはない。
物濃度のプロファイルを図３にグラフで示す。グラフ中
のＣ1 〜Ｃ4 は図１中のＣ1 〜Ｃ4 における位置の不純
物濃度を示している。グラフからわかるように電極をと
るドレインコンタクト孔19を通るＸ−Ｘ線に沿う不純物
濃度のプロファイルは、Ｙ−Ｙ線に沿うものよりも濃度
差の変化が少なく、（Ｃ4 濃度−Ｃ3 濃度）＜（Ｃ1 濃
度−Ｃ2 濃度）であり、しかもＸ−Ｘ線領域の方が、絶
対濃度が濃く、Ｙ−Ｙ線部よりＸ−Ｘ線部の方が耐圧が
低い。そのため、出力ピンを経由してドレイン領域８に
入力されるサージ電圧は基板１側に逃げ易く、ゲート絶
縁膜２の方が破壊されることはない。
【００２２】なお、以上説明した実施例では、ゲート電
極３端部のゲート絶縁膜２ａを厚くすることと、ドレイ
ン領域８およびソース領域７の不純物濃度を濃くして、
該領域の下に第２導電型である基板１と同じ導電型の中
濃度領域９、10を形成することの両方について説明した
が、両方同時に行われる必要はなく、いずれか一方でも
効果は大きい。
極３端部のゲート絶縁膜２ａを厚くすることと、ドレイ
ン領域８およびソース領域７の不純物濃度を濃くして、
該領域の下に第２導電型である基板１と同じ導電型の中
濃度領域９、10を形成することの両方について説明した
が、両方同時に行われる必要はなく、いずれか一方でも
効果は大きい。
【００２３】つぎに本発明のＭＯＳトランジスタの製法
の一例について説明する。
の一例について説明する。
【００２４】まず、通常の製造工程により、ｐ型の半導
体基板１にチャネルストッパ11およびフィールド絶縁膜
12を形成し、ついでゲート絶縁膜２を設ける（図４
（ａ）参照）。
体基板１にチャネルストッパ11およびフィールド絶縁膜
12を形成し、ついでゲート絶縁膜２を設ける（図４
（ａ）参照）。
【００２５】つぎに、不純物としてリン（Ｐ）をドープ
したポリシリコン膜13を減圧ＣＶＤ法により堆積し、熱
酸化法によりその上に薄いポリシリコンの酸化膜14を形
成する。さらにその上にチッ化ケイ素膜15をパターニン
グする（図４（ｂ）参照）。
したポリシリコン膜13を減圧ＣＶＤ法により堆積し、熱
酸化法によりその上に薄いポリシリコンの酸化膜14を形
成する。さらにその上にチッ化ケイ素膜15をパターニン
グする（図４（ｂ）参照）。
【００２６】つぎに、チッ化ケイ素膜15をマスクとし
て、反応性イオンエッチングによりゲート電極３を形成
する。そしてこのゲート電極３をマスクとしてリンをイ
オン注入することにより低濃度不純物領域４、５を形成
する（図４（ｃ）参照）。
て、反応性イオンエッチングによりゲート電極３を形成
する。そしてこのゲート電極３をマスクとしてリンをイ
オン注入することにより低濃度不純物領域４、５を形成
する（図４（ｃ）参照）。
【００２７】この状態の基板を約900 ℃で約15分間酸化
すると、ポリシリコンは単結晶シリコンより酸化し易い
ため、ゲート電極３の側面が酸化する。チッ化ケイ素膜
15は酸化防止膜になるため、表面側は余り酸化が進ま
ず、図４（ｄ）に示すように、基板１側が広く酸化さ
れ、ゲートエッジ部に厚い酸化膜２ａが形成される。そ
して熱リン酸を用いてチッ化ケイ素膜15を除去する。ひ
き続き、ＳｉＨ4 ガスとＮ2 Ｏガスを導入したＣＶＤ法
（820 〜850 ℃、30〜40分）などにより酸化ケイ素（Ｓ
ｉＯ2 ）を全面に堆積し、ＲＩＥ法などによりエッチバ
ックを行い、サイドウォール16を形成する（図４（ｄ）
参照）。
すると、ポリシリコンは単結晶シリコンより酸化し易い
ため、ゲート電極３の側面が酸化する。チッ化ケイ素膜
15は酸化防止膜になるため、表面側は余り酸化が進ま
ず、図４（ｄ）に示すように、基板１側が広く酸化さ
れ、ゲートエッジ部に厚い酸化膜２ａが形成される。そ
して熱リン酸を用いてチッ化ケイ素膜15を除去する。ひ
き続き、ＳｉＨ4 ガスとＮ2 Ｏガスを導入したＣＶＤ法
（820 〜850 ℃、30〜40分）などにより酸化ケイ素（Ｓ
ｉＯ2 ）を全面に堆積し、ＲＩＥ法などによりエッチバ
ックを行い、サイドウォール16を形成する（図４（ｄ）
参照）。
【００２８】サイドウォール16が設けられたゲート電極
３をマスクとして、ヒ素（Ａｓ）をイオン打込みして高
濃度のｎ型のソース領域７およびドレイン領域８を形成
する（図４（ｄ）参照）。
３をマスクとして、ヒ素（Ａｓ）をイオン打込みして高
濃度のｎ型のソース領域７およびドレイン領域８を形成
する（図４（ｄ）参照）。
【００２９】つぎに、ＢＰＳＧ（ボロン・リン・シリケ
ートガラス）膜17を減圧ＣＶＤ法により全面に堆積した
あと、コンタクト孔18、19を形成する（図４（ｅ）参
照）。
ートガラス）膜17を減圧ＣＶＤ法により全面に堆積した
あと、コンタクト孔18、19を形成する（図４（ｅ）参
照）。
【００３０】コンタクト孔18、19を通して、まずホウ素
（Ｂ）をイオン打込みする。ホウ素イオンは比較的深く
打ち込まれ易くｎ+ 型のソース領域７、ドレイン領域８
をある程度中和するが、その下側に半導体基板内部にｐ
+ の中濃度不純物領域９、10が形成される。ついで、ヒ
素をイオン打込みして前記ホウ素イオンで中和された部
分を再度ｎ型にすると共に、さらに高濃度のｎ++型のソ
ース領域７、ドレイン領域８を形成して、図１に示すよ
うな構造のＭＯＳトランジスタが完成される。
（Ｂ）をイオン打込みする。ホウ素イオンは比較的深く
打ち込まれ易くｎ+ 型のソース領域７、ドレイン領域８
をある程度中和するが、その下側に半導体基板内部にｐ
+ の中濃度不純物領域９、10が形成される。ついで、ヒ
素をイオン打込みして前記ホウ素イオンで中和された部
分を再度ｎ型にすると共に、さらに高濃度のｎ++型のソ
ース領域７、ドレイン領域８を形成して、図１に示すよ
うな構造のＭＯＳトランジスタが完成される。
【００３１】
【発明の効果】本発明によれば、ゲート絶縁膜の膜厚が
ゲート電極の端部において厚く形成されるので、バンド
間トンネル電流の発生を防止できると共に、ゲート絶縁
膜の絶縁耐量も向上する。
ゲート電極の端部において厚く形成されるので、バンド
間トンネル電流の発生を防止できると共に、ゲート絶縁
膜の絶縁耐量も向上する。
【００３２】また、ドレイン領域と接する部分の基板の
濃度を高くすることにより、ドレイン領域と基板とのあ
いだの耐圧が下がり、一層ゲート絶縁膜２を介したドレ
イン領域とゲート電極とのあいだの耐圧の方が大きくな
り、ゲート破壊を防ぐことができる。
濃度を高くすることにより、ドレイン領域と基板とのあ
いだの耐圧が下がり、一層ゲート絶縁膜２を介したドレ
イン領域とゲート電極とのあいだの耐圧の方が大きくな
り、ゲート破壊を防ぐことができる。
【００３３】さらに本発明によれば、マスク工程を増や
すことなくゲート絶縁耐量を向上させることができ、安
価で、サージ電圧などに耐えうる高性能のＭＯＳトラン
ジスタをうることができる。
すことなくゲート絶縁耐量を向上させることができ、安
価で、サージ電圧などに耐えうる高性能のＭＯＳトラン
ジスタをうることができる。
【図１】本発明のＭＯＳトランジスタの構造を示す断面
説明図である。
説明図である。
【図２】ＭＯＳトランジスタのドレイン領域と基板との
あいだのＩ−Ｖ特性およびゲート絶縁膜を介したドレイ
ン領域とゲート電極とのあいだのＩ−Ｖ特性を示す図
で、（ａ）が本発明によるもの、（ｂ）が従来のトラン
ジスタによるものである。
あいだのＩ−Ｖ特性およびゲート絶縁膜を介したドレイ
ン領域とゲート電極とのあいだのＩ−Ｖ特性を示す図
で、（ａ）が本発明によるもの、（ｂ）が従来のトラン
ジスタによるものである。
【図３】図１のＸ−Ｘ線およびＹ−Ｙ線に沿う基板表面
から基板内部への不純物濃度のプロファイルを示す図で
ある。
から基板内部への不純物濃度のプロファイルを示す図で
ある。
【図４】本発明のＭＯＳトランジスタの製造工程を示す
説明図である。
説明図である。
【図５】従来のＬＤＤ構造のＭＯＳトランジスタの構造
を示す断面説明図である。
を示す断面説明図である。
１ 半導体基板 ２ ゲート絶縁膜 ２ａ ゲート絶縁膜の厚い部分 ３ ゲート電極 ４、５ 低濃度不純物領域 ７ ソース領域 ８ ドレイン領域 ９、10 中濃度の半導体領域
Claims (3)
- 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
ート電極が形成され、該ゲート電極の両側の半導体基板
にソース領域とドレイン領域が形成され、少なくともド
レイン領域のゲート領域側が低濃度不純物領域とされて
いるＭＯＳトランジスタであって、前記ゲート絶縁膜が
前記ゲート電極の少なくともドレイン側端部において、
他の部分よりも厚く形成されてなるＭＯＳトランジス
タ。 - 【請求項２】 前記ゲート絶縁膜の厚く形成された部分
が前記低濃度不純物領域の全表面を覆うように形成され
てなる請求項１記載のＭＯＳトランジスタ。 - 【請求項３】 半導体基板上にゲート絶縁膜を介してゲ
ート電極が形成され、該ゲート電極の両側の半導体基板
にソース領域とドレイン領域が形成され、少なくともド
レイン領域のゲート領域側が低濃度不純物領域とされて
なるＭＯＳトランジスタであって、前記ドレイン領域の
コンタクト孔直下に高濃度の第１導電型の半導体領域が
形成され、その下に中濃度の第２導電型の半導体領域が
形成され、その下側に低濃度の第２導電型の半導体基板
が配されてなるＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25001892A JPH06104429A (ja) | 1992-09-18 | 1992-09-18 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25001892A JPH06104429A (ja) | 1992-09-18 | 1992-09-18 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104429A true JPH06104429A (ja) | 1994-04-15 |
Family
ID=17201625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25001892A Pending JPH06104429A (ja) | 1992-09-18 | 1992-09-18 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104429A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1992-09-18 JP JP25001892A patent/JPH06104429A/ja active Pending
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