JPH06175883A - プログラムデバッグ装置 - Google Patents
プログラムデバッグ装置Info
- Publication number
- JPH06175883A JPH06175883A JP4325650A JP32565092A JPH06175883A JP H06175883 A JPH06175883 A JP H06175883A JP 4325650 A JP4325650 A JP 4325650A JP 32565092 A JP32565092 A JP 32565092A JP H06175883 A JPH06175883 A JP H06175883A
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- JP
- Japan
- Prior art keywords
- instruction
- memory
- trace
- loop
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Abstract
(57)【要約】
【目的】 プログラムのデバッグ作業の正確さや効率を
向上させることができ且つ大容量のトレースメモリを必
要としないプログラムデバッグ装置を提供する。 【構成】 デバッグを行うプログラムを格納するマッピ
ングメモリ１２と、このマッピングメモリ１２に格納さ
れたプログラムの各命令に対応させて当該命令がループ
開始命令、ループ繰り返し命令、ループ終了命令または
他の命令のいずれに該当するかの情報を格納するフラグ
メモリ１３と、マッピングメモリ１２に格納されたプロ
グラムを実行し、トレース情報を出力するＣＰＵ１１
と、フラグメモリ１３に格納された情報に基づいてトレ
ース情報を格納するアドレスを決定するアドレス制御回
路１５と、アドレス制御回路１５が決定したアドレスに
トレース情報を格納するトレースメモリ１４とを備え
る。
向上させることができ且つ大容量のトレースメモリを必
要としないプログラムデバッグ装置を提供する。 【構成】 デバッグを行うプログラムを格納するマッピ
ングメモリ１２と、このマッピングメモリ１２に格納さ
れたプログラムの各命令に対応させて当該命令がループ
開始命令、ループ繰り返し命令、ループ終了命令または
他の命令のいずれに該当するかの情報を格納するフラグ
メモリ１３と、マッピングメモリ１２に格納されたプロ
グラムを実行し、トレース情報を出力するＣＰＵ１１
と、フラグメモリ１３に格納された情報に基づいてトレ
ース情報を格納するアドレスを決定するアドレス制御回
路１５と、アドレス制御回路１５が決定したアドレスに
トレース情報を格納するトレースメモリ１４とを備え
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ（Central Proc
essing Unit ）で実行されるプログラムのデバッグを行
うためのプログラムデバッグ装置に関するものである。
essing Unit ）で実行されるプログラムのデバッグを行
うためのプログラムデバッグ装置に関するものである。
【０００２】
【従来の技術】従来のプログラムデバッグ装置として
は、例えば、実行アドレスやステータス情報、リード／
ライトデ−タなどの実行状態を表す情報（以下、「トレ
ース情報」と記す）をトレースメモリに順次格納し、格
納されたトレース情報をディスプレイで表示させてＣＰ
Ｕの実行状態をチェックすることによってデバッグ作業
を行う形式のものが知られている。
は、例えば、実行アドレスやステータス情報、リード／
ライトデ−タなどの実行状態を表す情報（以下、「トレ
ース情報」と記す）をトレースメモリに順次格納し、格
納されたトレース情報をディスプレイで表示させてＣＰ
Ｕの実行状態をチェックすることによってデバッグ作業
を行う形式のものが知られている。
【０００３】このような従来のデバッグ装置では、ＣＰ
Ｕが実行した命令についてのトレース情報をすべてトレ
ースメモリに格納することができる。また、ＣＰＵが実
行した命令についてのトレース情報のうち、ユーザが指
定したアドレス範囲のもののみをトレースメモリに格納
することができるプログラムデバッグ装置や、特定の命
令のみをトレースメモリに格納し或いは格納しないプロ
グラムデバッグ装置も知られている。
Ｕが実行した命令についてのトレース情報をすべてトレ
ースメモリに格納することができる。また、ＣＰＵが実
行した命令についてのトレース情報のうち、ユーザが指
定したアドレス範囲のもののみをトレースメモリに格納
することができるプログラムデバッグ装置や、特定の命
令のみをトレースメモリに格納し或いは格納しないプロ
グラムデバッグ装置も知られている。
【０００４】
【発明が解決しようとする課題】このようなデバッグ装
置を用いてトレースを行う場合、例えばソフトウエアタ
イマなど、ＣＰＵがループルーチンやループモジュール
で同じ内容の処理を何回も繰り返して実行するときに
は、トレースメモリ内に同じ内容のトレース情報が繰り
返して格納されてしまう。
置を用いてトレースを行う場合、例えばソフトウエアタ
イマなど、ＣＰＵがループルーチンやループモジュール
で同じ内容の処理を何回も繰り返して実行するときに
は、トレースメモリ内に同じ内容のトレース情報が繰り
返して格納されてしまう。
【０００５】このため、実行されるループルーチンやル
ープモジュールの命令数が多い場合や繰り返し回数が多
い場合には、トレースメモリがループルーチンやループ
モジュールだけで満たされてしまうことがあった。この
ような場合には、ＣＰＵが実行した命令についてのトレ
ース情報のすべてを１回のトレースでトレースメモリに
格納することができなくなってしまうので、プログラム
全体の処理の流れが判断しにくくなる場合がある。ま
た、ループルーチンやループモジュールがサブルーチン
や関数として呼び出されるようなプログラムの場合に
は、ループルーチン等の命令数や繰り返し回数が多い
と、ループ終了後の処理や現在の処理状況等のトレース
情報がトレースメモリに格納できなくなってしまい、こ
れらのチェックができなくなるおそれがある。
ープモジュールの命令数が多い場合や繰り返し回数が多
い場合には、トレースメモリがループルーチンやループ
モジュールだけで満たされてしまうことがあった。この
ような場合には、ＣＰＵが実行した命令についてのトレ
ース情報のすべてを１回のトレースでトレースメモリに
格納することができなくなってしまうので、プログラム
全体の処理の流れが判断しにくくなる場合がある。ま
た、ループルーチンやループモジュールがサブルーチン
や関数として呼び出されるようなプログラムの場合に
は、ループルーチン等の命令数や繰り返し回数が多い
と、ループ終了後の処理や現在の処理状況等のトレース
情報がトレースメモリに格納できなくなってしまい、こ
れらのチェックができなくなるおそれがある。
【０００６】これらの欠点は、プログラムのデバッグ作
業の正確さや効率を低下させる要因となっていた。
業の正確さや効率を低下させる要因となっていた。
【０００７】このような欠点を解消するためには、トレ
ースメモリの容量を大きくすればよい。しかしながら、
かかる容量を極端に大きくすることはコスト等の面から
事実上困難である。
ースメモリの容量を大きくすればよい。しかしながら、
かかる容量を極端に大きくすることはコスト等の面から
事実上困難である。
【０００８】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、プログラムのデバッグ作業の
正確さや効率を向上させることができ且つ大容量のトレ
ースメモリを必要としないプログラムデバッグ装置を提
供することを目的とする。
みてなされたものであり、プログラムのデバッグ作業の
正確さや効率を向上させることができ且つ大容量のトレ
ースメモリを必要としないプログラムデバッグ装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係わるプログラ
ムデバッグ装置は、デバッグを行うプログラムを格納す
るマッピングメモリと、このマッピングメモリに格納さ
れた前記プログラムの各命令に対応させて、当該命令が
ループ開始命令、ループ繰り返し命令、ループ終了命令
または他の命令のいずれに該当するかの情報を格納する
命令情報格納メモリと、前記マッピングメモリに格納さ
れた前記プログラムを実行し、トレース情報を出力する
ＣＰＵと、前記命令情報格納メモリに格納された前記情
報に基づいて前記トレース情報を格納するアドレスを決
定するアドレス制御回路と、前記アドレス制御回路が決
定したアドレスに前記トレース情報を格納するトレース
メモリと、を備えたことを特徴とする。
ムデバッグ装置は、デバッグを行うプログラムを格納す
るマッピングメモリと、このマッピングメモリに格納さ
れた前記プログラムの各命令に対応させて、当該命令が
ループ開始命令、ループ繰り返し命令、ループ終了命令
または他の命令のいずれに該当するかの情報を格納する
命令情報格納メモリと、前記マッピングメモリに格納さ
れた前記プログラムを実行し、トレース情報を出力する
ＣＰＵと、前記命令情報格納メモリに格納された前記情
報に基づいて前記トレース情報を格納するアドレスを決
定するアドレス制御回路と、前記アドレス制御回路が決
定したアドレスに前記トレース情報を格納するトレース
メモリと、を備えたことを特徴とする。
【００１０】
【作用】命令の種類を示す情報を格納した命令情報格納
メモリを設け、この情報に基づいてトレースメモリへの
格納アドレスを決定することにより、まったく同じ内容
のトレース情報が繰り返してトレースメモリ内に格納さ
れることがないようにすることができる。これにより、
トレースメモリの容量を増やすことなしに、このトレー
スメモリに格納されるトレース情報の実質的な情報量を
増大させることができる。
メモリを設け、この情報に基づいてトレースメモリへの
格納アドレスを決定することにより、まったく同じ内容
のトレース情報が繰り返してトレースメモリ内に格納さ
れることがないようにすることができる。これにより、
トレースメモリの容量を増やすことなしに、このトレー
スメモリに格納されるトレース情報の実質的な情報量を
増大させることができる。
【００１１】
【実施例】本発明に係わるプログラムデバッグ装置の一
実施例について説明する。
実施例について説明する。
【００１２】図１は、本実施例に係わるプログラムデバ
ッグ装置におけるトレース回路１０の回路構成を概略的
に示すブロック図である。
ッグ装置におけるトレース回路１０の回路構成を概略的
に示すブロック図である。
【００１３】同図において、評価用ＣＰＵ１１は、デバ
ッグを行うべきプログラムを実行する。マッピングメモ
リ１２には、評価用ＣＰＵ１１で実行するプログラムが
格納されている。
ッグを行うべきプログラムを実行する。マッピングメモ
リ１２には、評価用ＣＰＵ１１で実行するプログラムが
格納されている。
【００１４】フラグメモリ（本発明の命令情報格納メモ
リ）１３には、マッピングメモリ１２に格納されたプロ
グラムの各命令に対応させて、当該命令の種類を表す情
報が格納される。ここで、命令の種類は、ループを開始
させる命令（以下、ループ開始命令）、ループの繰り返
しを行わせる命令（以下、ループ繰り返し命令）、ルー
プから抜け出す命令（以下、ループ終了命令）、通常実
行命令（以上の３種類の命令のいずれにも該当しない命
令）の４種類である。また、このフラグメモリ１３は、
マッピングメモリ１２から評価用ＣＰＵ１１に命令が読
み出された際に、この命令に対応する情報の内容に応じ
て、ループ開始信号、ループ繰り返し信号或いはループ
終了信号を出力する。
リ）１３には、マッピングメモリ１２に格納されたプロ
グラムの各命令に対応させて、当該命令の種類を表す情
報が格納される。ここで、命令の種類は、ループを開始
させる命令（以下、ループ開始命令）、ループの繰り返
しを行わせる命令（以下、ループ繰り返し命令）、ルー
プから抜け出す命令（以下、ループ終了命令）、通常実
行命令（以上の３種類の命令のいずれにも該当しない命
令）の４種類である。また、このフラグメモリ１３は、
マッピングメモリ１２から評価用ＣＰＵ１１に命令が読
み出された際に、この命令に対応する情報の内容に応じ
て、ループ開始信号、ループ繰り返し信号或いはループ
終了信号を出力する。
【００１５】トレースメモリ１４には、評価用ＣＰＵ１
１で実行されたプログラムのトレース情報が格納され
る。また、アドレス制御回路１５は、フラグメモリ１３
が出力した上記信号を受けとって、トレースメモリ１４
へトレース情報を格納する際の格納アドレスを出力す
る。
１で実行されたプログラムのトレース情報が格納され
る。また、アドレス制御回路１５は、フラグメモリ１３
が出力した上記信号を受けとって、トレースメモリ１４
へトレース情報を格納する際の格納アドレスを出力す
る。
【００１６】次に、アドレス制御回路１５の回路構成に
ついて、図２を用いて説明する。
ついて、図２を用いて説明する。
【００１７】同図において、カウンタ２１は、トレース
メモリ１４へトレース情報を格納する際の格納アドレス
３１を生成する。このカウンタ２１の出力する格納アド
レス３１は、書込信号３２が入力される度に「１」ずつ
加算される。また、後述するように、各バッファ２２，
２３または２４が出力している格納アドレス３１をロー
ドする。
メモリ１４へトレース情報を格納する際の格納アドレス
３１を生成する。このカウンタ２１の出力する格納アド
レス３１は、書込信号３２が入力される度に「１」ずつ
加算される。また、後述するように、各バッファ２２，
２３または２４が出力している格納アドレス３１をロー
ドする。
【００１８】初期値設定バッファ２２は、制御用ＣＰＵ
（図示せず）から初期値制御信号３５を入力すると、こ
の制御用ＣＰＵから格納アドレスの初期値３４を取り込
み、カウンタ２１に対して出力する。
（図示せず）から初期値制御信号３５を入力すると、こ
の制御用ＣＰＵから格納アドレスの初期値３４を取り込
み、カウンタ２１に対して出力する。
【００１９】開始アドレスバッファ２３は、フラグメモ
リ１３からループ開始信号３６を入力すると、カウンタ
２１の出力した格納アドレス３１を取り込む。また、後
述するバッファ制御回路２６から出力制御信号３７を入
力すると、カウンタ２１に対して格納アドレス３１を出
力する。
リ１３からループ開始信号３６を入力すると、カウンタ
２１の出力した格納アドレス３１を取り込む。また、後
述するバッファ制御回路２６から出力制御信号３７を入
力すると、カウンタ２１に対して格納アドレス３１を出
力する。
【００２０】繰り返しアドレスバッファ２４は、フラグ
メモリ１３からループ繰り返し信号３８を入力すると、
カウンタ２１の出力した格納アドレス３１を取り込む。
また、フラグメモリ１３からループ終了信号３９を入力
すると、カウンタ２１に対して格納アドレス３１を出力
する。
メモリ１３からループ繰り返し信号３８を入力すると、
カウンタ２１の出力した格納アドレス３１を取り込む。
また、フラグメモリ１３からループ終了信号３９を入力
すると、カウンタ２１に対して格納アドレス３１を出力
する。
【００２１】フリップフロップ２５は、フラグメモリ１
３からループ繰り返し信号３８を入力し且つ書込信号３
２を入力したときにロード信号３３を出力する。
３からループ繰り返し信号３８を入力し且つ書込信号３
２を入力したときにロード信号３３を出力する。
【００２２】バッファ制御回路２６は、ループ終了情報
３９を入力していないときは出力制御信号３７を出力
し、ループ終了情報３９を入力したときは出力制御信号
３７の出力を停止する。
３９を入力していないときは出力制御信号３７を出力
し、ループ終了情報３９を入力したときは出力制御信号
３７の出力を停止する。
【００２３】次に、本実施例に係わるプログラムデバッ
グ装置におけるトレース回路１０の動作について説明す
る。
グ装置におけるトレース回路１０の動作について説明す
る。
【００２４】まず、アドレス制御回路１５内の初期値設
定バッファ２２は、制御用ＣＰＵ（図示せず）から格納
アドレスの初期値３４を取り込み、カウンタ２１に対し
て出力する。カウンタ２１は、この格納アドレスの初期
値３４をロードし、格納アドレス３１として出力する。
定バッファ２２は、制御用ＣＰＵ（図示せず）から格納
アドレスの初期値３４を取り込み、カウンタ２１に対し
て出力する。カウンタ２１は、この格納アドレスの初期
値３４をロードし、格納アドレス３１として出力する。
【００２５】また、評価用ＣＰＵ１１は、マッピングメ
モリ１２に格納されたプログラムから最初の命令を読み
出す。このとき、フラグメモリ１３からは、この命令に
対応する情報が読み出される。そして、読み出された情
報がループ開始命令、ループ繰り返し命令またはループ
終了命令であれば、これに応じて、ループ開始信号、ル
ープ繰り返し信号或いはループ終了信号を出力する。一
方、読み出された情報が通常実行命令であるときは信号
を出力しない。
モリ１２に格納されたプログラムから最初の命令を読み
出す。このとき、フラグメモリ１３からは、この命令に
対応する情報が読み出される。そして、読み出された情
報がループ開始命令、ループ繰り返し命令またはループ
終了命令であれば、これに応じて、ループ開始信号、ル
ープ繰り返し信号或いはループ終了信号を出力する。一
方、読み出された情報が通常実行命令であるときは信号
を出力しない。
【００２６】トレースメモリ１４は、アドレス制御回路
１５から格納アドレス３１を入力するとともに評価用Ｃ
ＰＵ１１からトレース情報を入力し、書込制御信号３２
のタイミングにしたがって、このトレース情報を格納ア
ドレス３１が示すアドレスに格納する。
１５から格納アドレス３１を入力するとともに評価用Ｃ
ＰＵ１１からトレース情報を入力し、書込制御信号３２
のタイミングにしたがって、このトレース情報を格納ア
ドレス３１が示すアドレスに格納する。
【００２７】この書込制御信号３２はアドレス制御回路
１５内のカウンタ２１にも入力される。そして、このカ
ウンタ２１は、書込制御信号３２の入力タイミングにし
たがって、出力する格納アドレス２１の値を「１」だけ
加算する。
１５内のカウンタ２１にも入力される。そして、このカ
ウンタ２１は、書込制御信号３２の入力タイミングにし
たがって、出力する格納アドレス２１の値を「１」だけ
加算する。
【００２８】これにより、次に評価用ＣＰＵ１１がマッ
ピングメモリ１２から読み出した命令がループ開始命
令、ループ繰り返し命令およびループ終了命令でない場
合は、トレース情報は、前回にトレース情報が格納され
た格納領域の次のアドレスの格納領域に格納される。
ピングメモリ１２から読み出した命令がループ開始命
令、ループ繰り返し命令およびループ終了命令でない場
合は、トレース情報は、前回にトレース情報が格納され
た格納領域の次のアドレスの格納領域に格納される。
【００２９】一方、評価用ＣＰＵ１１によってマッピン
グメモリ１２から読み出された命令がループ開始命令で
あるときは、上述したように、開始アドレスバッファ２
３がカウンタ２１の出力した格納アドレス３１を取り込
む。このとき、フラグメモリ１３はループ終了信号を出
力しないので、バッファ制御回路２６は出力制御信号３
７を出力し、これにより、開始アドレスバッファ２３は
取り込んだ格納アドレス３１をそのまま出力する。ただ
し、繰り返し命令３８もフラグメモリ１３から出力され
ないので、フリップフロップ２５はロード信号３３を出
力せず、したがって、開始アドレスバッファ２３が出力
する格納アドレス３１はカウンタ２１にはロードされな
い。
グメモリ１２から読み出された命令がループ開始命令で
あるときは、上述したように、開始アドレスバッファ２
３がカウンタ２１の出力した格納アドレス３１を取り込
む。このとき、フラグメモリ１３はループ終了信号を出
力しないので、バッファ制御回路２６は出力制御信号３
７を出力し、これにより、開始アドレスバッファ２３は
取り込んだ格納アドレス３１をそのまま出力する。ただ
し、繰り返し命令３８もフラグメモリ１３から出力され
ないので、フリップフロップ２５はロード信号３３を出
力せず、したがって、開始アドレスバッファ２３が出力
する格納アドレス３１はカウンタ２１にはロードされな
い。
【００３０】その後、書込制御信号３２がトレースメモ
リ１４およびカウンタ２１に入力されると、上述と同
様、トレースメモリ１４は格納アドレス３１が示す格納
領域にトレース情報を格納し、カウンタ２１は出力する
格納アドレス３１の値を「１」だけ加算する。
リ１４およびカウンタ２１に入力されると、上述と同
様、トレースメモリ１４は格納アドレス３１が示す格納
領域にトレース情報を格納し、カウンタ２１は出力する
格納アドレス３１の値を「１」だけ加算する。
【００３１】次に、評価用ＣＰＵ１１によってマッピン
グメモリ１２から読み出された命令がループ繰り返し命
令であるときは、上述したように、繰り返しアドレスバ
ッファ２３がカウンタ２１の出力した格納アドレス３１
を取り込む。
グメモリ１２から読み出された命令がループ繰り返し命
令であるときは、上述したように、繰り返しアドレスバ
ッファ２３がカウンタ２１の出力した格納アドレス３１
を取り込む。
【００３２】その後、書込制御信号３２がトレースメモ
リ１４に入力されるとトレース情報が格納される。ま
た、このときフリップフロップ２５はロード信号３３を
出力するので、開始アドレスバッファ２３が出力する格
納アドレス３１がカウンタ２１にロードされ、この格納
アドレスがカウンタ２１から出力される。したがって、
その次の回にトレースメモリ１４に格納されるトレース
情報は、上述したループ開始命令に係るトレース情報を
前回格納した領域に格納されることになる。このとき、
このループ開始命令に係るトレース情報は消去される。
リ１４に入力されるとトレース情報が格納される。ま
た、このときフリップフロップ２５はロード信号３３を
出力するので、開始アドレスバッファ２３が出力する格
納アドレス３１がカウンタ２１にロードされ、この格納
アドレスがカウンタ２１から出力される。したがって、
その次の回にトレースメモリ１４に格納されるトレース
情報は、上述したループ開始命令に係るトレース情報を
前回格納した領域に格納されることになる。このとき、
このループ開始命令に係るトレース情報は消去される。
【００３３】このようにして、ループを構成する各命令
は、トレースメモリ１４内の同じ格納領域に繰り返し格
納される。
は、トレースメモリ１４内の同じ格納領域に繰り返し格
納される。
【００３４】そして、ループを終了する際（すなわち、
ループ終了命令が実行されたとき）には、ループ終了信
号がフラグメモリ１３から出力される。これにより、バ
ッファ制御回路２６が出力制御信号３７の出力を停止す
るので、開始アドレスバッファ２３は格納アドレス３１
を出力しなくなり、繰り返しアドレスバッファ２４が格
納アドレス３１を出力する。そして、カウンタ２１は、
この繰り返しアドレスバッファ２４が出力した格納アド
レス３１をロードし、格納アドレス３１として出力す
る。これにより、ループ終了命令の次の命令に係わるト
レース情報を前回の繰り返し命令に係わるトレース情報
の次のアドレスの格納領域に格納することができる。
ループ終了命令が実行されたとき）には、ループ終了信
号がフラグメモリ１３から出力される。これにより、バ
ッファ制御回路２６が出力制御信号３７の出力を停止す
るので、開始アドレスバッファ２３は格納アドレス３１
を出力しなくなり、繰り返しアドレスバッファ２４が格
納アドレス３１を出力する。そして、カウンタ２１は、
この繰り返しアドレスバッファ２４が出力した格納アド
レス３１をロードし、格納アドレス３１として出力す
る。これにより、ループ終了命令の次の命令に係わるト
レース情報を前回の繰り返し命令に係わるトレース情報
の次のアドレスの格納領域に格納することができる。
【００３５】このように、本実施例のプログラムデバッ
グ装置では、ループを構成する各命令がトレースメモリ
１４内の同じ格納領域に繰り返し格納されるので、最終
的には、ループを１回実行した分のトレース情報のみが
トレースメモリ１４内に格納されることとなる。
グ装置では、ループを構成する各命令がトレースメモリ
１４内の同じ格納領域に繰り返し格納されるので、最終
的には、ループを１回実行した分のトレース情報のみが
トレースメモリ１４内に格納されることとなる。
【００３６】したがって、ループを実行した際に、これ
に係わるトレース情報がトレースメモリ１４で占める格
納領域を少なくすることができる。
に係わるトレース情報がトレースメモリ１４で占める格
納領域を少なくすることができる。
【００３７】なお、本実施例では、最後に実行したルー
プについてのトレース情報をトレースメモリに残すこと
としたが、１回目に実行したループについてのトレース
情報のみをトレースメモリに残すこととしてもよい。ま
た、ループの繰り返し数をカウントするカウンタを新た
に付加することにより、予め設定された回数のループに
ついてのトレース情報をトレースメモリに残すことも可
能である。
プについてのトレース情報をトレースメモリに残すこと
としたが、１回目に実行したループについてのトレース
情報のみをトレースメモリに残すこととしてもよい。ま
た、ループの繰り返し数をカウントするカウンタを新た
に付加することにより、予め設定された回数のループに
ついてのトレース情報をトレースメモリに残すことも可
能である。
【００３８】
【発明の効果】以上詳細に説明したように、本発明のプ
ログラムデバッグ装置によれば、ループを実行した際の
トレース情報がトレースメモリ内に占める格納領域を少
なくすることができる。
ログラムデバッグ装置によれば、ループを実行した際の
トレース情報がトレースメモリ内に占める格納領域を少
なくすることができる。
【００３９】したがって、トレースメモリの容量を増大
させることなく、プログラムのデバッグ作業の正確さや
効率を向上させることができる。
させることなく、プログラムのデバッグ作業の正確さや
効率を向上させることができる。
【図１】本発明の一実施例に係わるプログラムデバッグ
装置におけるトレース回路の構成を概略的に示すブロッ
ク図である。
装置におけるトレース回路の構成を概略的に示すブロッ
ク図である。
【図２】図１に示したアドレス制御回路の構成を概略的
に示すブロック図である。
に示すブロック図である。
１１ 評価用ＣＰＵ １２ マッピングメモリ １３ フラグメモリ １４ トレースメモリ １５ アドレス制御回路 ２１ カウンタ ２２ 初期値設定バッファ ２３ 開始アドレスバッファ ２４ 繰り返しアドレスバッファ ２５ フリップフロップ ２６ バッファ制御回路 ３１ 格納アドレス ３２ 書込信号 ３３ ロード信号 ３４ 格納アドレスの初期値 ３５ 初期値制御信号 ３６ ループ開始信号 ３７ 出力制御信号 ３８ ループ繰り返し信号 ３９ ループ終了信号
Claims (2)
- 【請求項１】デバッグを行うプログラムを格納するマッ
ピングメモリと、 このマッピングメモリに格納された前記プログラムの各
命令に対応させて、当該命令がループ開始命令、ループ
繰り返し命令、ループ終了命令または他の命令のいずれ
に該当するかの情報を格納する命令情報格納メモリと、 前記マッピングメモリに格納された前記プログラムを実
行し、トレース情報を出力するＣＰＵと、 前記命令情報格納メモリに格納された前記情報に基づい
て前記トレース情報を格納するアドレスを決定するアド
レス制御回路と、 前記アドレス制御回路が決定したアドレスに前記トレー
ス情報を格納するトレースメモリと、 を備えたことを特徴とするプログラムデバッグ装置。 - 【請求項２】前記ＣＰＵが前記ループ開始命令から前記
ループ繰り返し命令までの各命令を複数回繰り返して実
行した場合に、これらの各命令についてのトレース情報
が前記トレースメモリ内の同一の格納領域に繰り返し格
納されるように、前記アドレス制御回路がアドレスの決
定を行うことを特徴とする請求項１記載のプログラムデ
バッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04325650A JP3100013B2 (ja) | 1992-12-04 | 1992-12-04 | プログラムデバッグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04325650A JP3100013B2 (ja) | 1992-12-04 | 1992-12-04 | プログラムデバッグ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06175883A true JPH06175883A (ja) | 1994-06-24 |
| JP3100013B2 JP3100013B2 (ja) | 2000-10-16 |
Family
ID=18179195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04325650A Expired - Fee Related JP3100013B2 (ja) | 1992-12-04 | 1992-12-04 | プログラムデバッグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3100013B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010079343A (ja) * | 2008-09-24 | 2010-04-08 | Nec Corp | トレース情報取得装置、トレース情報取得プログラム、および、トレース情報取得方法 |
-
1992
- 1992-12-04 JP JP04325650A patent/JP3100013B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010079343A (ja) * | 2008-09-24 | 2010-04-08 | Nec Corp | トレース情報取得装置、トレース情報取得プログラム、および、トレース情報取得方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3100013B2 (ja) | 2000-10-16 |
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