JPS59226941A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は演算処理装置に関する。

演算処理装置は一般に、第１図に示すように、マイクロ
命令レジスタ５′に読出し格納されたマイクロ命令で指
示されるレジスタメモリ４′のアドレス全、セレクタ６
′で選択することによシ、マイクロ命令実行の第１のマ
シンサイクルで、レジスタメモリ４′の第１のアドレス
にあるデータをレジスタ１′に転送格納し、第２のマシ
ンサイクルでレジスタメモリ４′の第２のアドレスにあ
るデータ音レジスタτに転送格納し、第３のマシンサイ
クルで、演算装［８’でこれらのデータを演算した結果
ｔさらにマイクロ命令で指定されたレジスタメモリ４′
のアドレスに格納するようになっている。

従って、レジスタメモリ４′の書込時のエラーは検出さ
れないか、まｆｃ娘、パリティチェック機能付きであれ
ば、レジスタメモリ４′に書き込んだデータが必要にな
った時点で工２−が検出され、実際に書込みエラーが起
った時点では検出されないという欠点？■している。

この欠点金除去する装置が特願昭５７−１４６．３６７
によシ、実際に書込みエラーが起った時点でこれが成用
されるような演算処理装置として提案されている。

本発明の目的は、上述の発明全史に進め、エラー検出に
応答してレジスタメモリに再書込みを行ない、これによ
りエラー訂正上行なうようにした演算処理装Ｗ、を提供
することにｂる。

本発明の装置１は、演算装置と、前記演算装置の第１お
よび第２の入力データを一時的に保持する第１および第
２のレジスタと、演算結果ｔ＠梢するレジスタメモリの
書込みアドレスを一時保持する第３のレジスタと、読出
し専用のアドレスの端子、該読出し専用のアドレスの端
子に加えられたアト−レスによシ続出されるデータの続
出し端子、読出し書込み兼用のアドレスの端子、データ
の書込み端子、前記読出し書込み兼用のアドレス端子に
加えられたアドレスによシ読出されたデータと前記書込
み端子のデータと全比較する比較器、および前記比較器
の比較結果に応答して書込みパルスよシ予め定めた一定
時間遅れた再書込みパルス全発生する再書込みパルス発
生手段と金有するレジスタメモリとｔ備え、実行中の一
つ前のマイクロ命令で設定されたアドレス全前記第３の
レジスタに保持し実行中の命令の第１の７シンサイクル
で前記比較器の比較結果に応答して前記レジスタメモリ
に再書込み全行ない書込エラー金訂正する。

次に図面を参照して本発明の詳細な説明する。

第２図を参照すると、本発明の一実施例は、第。

ルジスタｘ、第２レジスタ２．アドレスレジスタ３．レ
ジスタメモリ回路４．マイクロ命令レジスタ５．リード
アドレスセレクタ６、演ｇモードレジスタ７、演算装置
８からなシ、さらに、前記レジスタメモリ回路４は、第
３図に示すように、レジスタメモリ４０．出力ドライバ
４１．比較器４２、ＯＲゲート４３．フンショットマル
チ４４゜およびＡＮＤゲート４５會含んでいる。

また、前記レジスタメモリ４ｏは、読出し専用アドレス
端子４０−１と、読出し書込み兼用アドレス端子４０−
２との二つのアドレス端子會有し、アドレス端子４０−
１で指定されたレジスタメモリ４０の中のデータは、読
出し端子４ｏ−３に読出され、またアドレス端子４ｏ−
２で指定されたデータは別の読出し端子４０−４に読出
される。

さらにレジスタメモリ４０はデータ書込端子４゜−５ｔ
”！シている。

（ａ、）〜（ｉ） さて、本実施例の動作全１τ酉ち１イムチヤートを参照
しながら説明する。

マイクロ命令力嶋制御記憶（図示せず）から読出され、
マイクロ命令レジスタ５に格納されると、この命令のフ
ァンクションコードが解読され、この命令の動作が決定
される。

第４図（ａ）に示す最初のマイクロ命令ｌＮ８Ｔ（１）
がマイクロ命令レジスｌ１５に格納されると、三つのマ
シンサイクルＭｌ、Ｍ２．Ｍ３　（第４図（ｂ））によ
ってこの命令の実行が行なわれる。

まず、第１マシンサイクルＭ１において、３２ビツトの
マイクロ命令レジスタ５の中の８ピット分カセレクタ６
金介して選択され、ライン６００全介して、読出しアド
レスとしてレジスタメモリ（ロ）路４の中のレジスタメ
モリ４ｏの読出し専用アドレス端子４０−１に供給され
る。この結果、指定されたアドレスのレジスタから読出
されたデータが出力ドライバ４１およびライン４００　
ｋ介して第ルジスタｌに格納される（第４図（Ｃ））。

またこの読出しアドレスは演算結果を格納するための書
込みアドレスとしても使用されるので、アドレスレジス
タ３にも転送格納され、さらに、このレジスタ３の出力
は、ライン３００　’（ｍ介してレジスタメモリ４０の
読出し書込兼用アドレス端子４０−２に供給される。

これとともにマイクロ命令レジスタ５の中の４ビツト分
が演算モードレジスタ７に転送格納され（第４図（ｉ）
）、演算装置８の動作全指定する。

つぎに、第２のマシンサイクルＭ２において、マイクロ
命令レジスタ５の中の前記８ビツトとは別の８ビツト分
が、セレクタ６會介して選択され、読出しアドレスとし
てライン６００ｔ−介してレジスタメモリ４０の読出し
専用アドレス端子４０−１に供給され、この結果読出さ
れたデータが出力ドライバ４１およびライン４００を介
して第２レジスタ２に格納される（第４図（ｄ）　）。

次に、第３のマシンサイクＭ３においては第１Ｖジスメ
ｌと第２レジスタ２とのデータを用い、モードレジスタ
７で指定される演算が演算装置８によって実行され、こ
うして得られ九演算結果は演算装置８から出力され、ラ
イン８００を介してレジスタメモリ４０のデータ書込端
子４０−５に供給される（第φ図（ｅ））。

レジスタメモリ４０に対する実際の書込みは第３マシン
サイクルＭ３の終シの部分で発生する書込クロックＣＬ
Ｋにニジ行なわれる。この書込クロックＣＬＫはＯＲゲ
ート４３全介してレジスタメモリ４０に書込みパルスと
して供給され（第４図（ｈ）の前の方のパルス）、この
結果上述の演算結果は、アドレスレジスタ３の内容によ
って指定されるレジスタメモリ４０のアドレスに格納さ
れる。

以上で最初のマイクロ命令（ｌＮ５Ｔ　（１））の実行
は完了する。

ついで、マイクロ命令レジスタ５には次のマイクロ命令
（ＩＮＳＴ（２））が格納され、上述と同様に三つのマ
シンサイクルＭｌ、Ｍ２．Ｍ３によって実行される。

さて、このマイクロ命令ＣｌＮ８Ｔ　（２））　ノ第１
マシンサイクルＭｉにおいては、第４図で明らかなよう
に、最初のマイクロ命令（：　ｌＮ５Ｔ　（１））の演
算モードが演算モードレジスタ７に、また、演算に用い
られた第２レジスタ２の内存および第２Ｖジスタ２の内
存はそのまま各レジスタに保持され、従って、演算装置
８の出力は、最初のマイクロ命令（ｌＮ５Ｔ　（１））
の第３マシンサイクルＭ３で結果の書込み全行なったも
のと同じ値がそのまま保持されている。

一方、書込みパルスによってレジスタメモリ４０に書込
まれたデータは、書込みノくルスが終了すると直ちにレ
ジスタメモリ４０の同じアドレスから読出され、比較器
４２に供給され、ここで上述のようにして保持されてい
る演算装置８の出力データと比較される。

比較器４２は、この比較の結果両者が一致する場合には
論理値″ｏ”ｋ、不一致の場合には論理値″ｌ　”　’
ｅ出力する。

さて、この比較器４２の出力はＡＮＤゲート４５に供給
され、これによシ以下に説明する遅れ書込みパルスによ
る再書込み動作上制御する。

前述の書込みタロツクＣＬＫは、ＯＲゲート４３を介し
てレジスタメモリ４０に供給されるとともに、ワンショ
ットマルチ４４の入力側にも供給され、この結果、ワン
ショットマルチ４４の出力側には、上述の書込みクロッ
クＣＬＫよシ予め定めた一定時間Ｔだけ遅れた遅れ書込
みノ（ルスが発生し、これは上述のＡＮＤゲート４５お
よびＯＲゲート４３’ｉ介してレジスタメモリ４０に供
給される。

この結果、上述の比較結果が一致している場合（正しく
書込みが行なわれた場合）には再書込みは行なわれない
が、不一致の場合には、上述の遅れ書込みパルスがＡＮ
Ｄゲート４５およびＯ几ゲート４３ｔ”介してレジスタ
メモリ４０に供給され（第４図（ｈ）の点線で示したノ
（ルス）、再書込みが行なわれる。この遅れ書込みノく
ルスを発生するワンショットマルチ４４の遅れ時間Ｔ’
（適当に選ぶことによシ、次のマイクロ命令（ｌＮ５Ｔ
　（２））には、こうして再書込みによシ、書込み誤シ
の訂正されたデータが用いられるようにすることができ
る（つまシ再書込みによる誤シ訂正を行なっても動作タ
イミングが乱されないようにすることができる）。

なお、以上の実施例においては書込みノくルスをＴだけ
遅延させた再書込みノくルスを生成するのにワンショッ
トマルチ４４七用いたがこれは一例にすぎず、その他の
種々の手段音用いることもできる。

本発明は以上説明したように、処理速度を落すことなく
、レジスタメモリに書込んだ演算結果が正しくなければ
自動的に再書込み全行ない書込み誤シを訂正する手段全
提供することができる。

これによシ演算処理装置の信頼性向上が達成できる。

【図面の簡単な説明】

第１図は従来例を示すブロック図、第２図は本発明の一
実施例會示すブロック図、第３図は本実タイムチャート
である。 図において、■・・・・・・第１Ｌ／ジスタ、２・・・
・・・第２レジスタ、３・・・・・・アドレスＶジスメ
、４・・・・・・レジスタメモリ回路、５・・・・・・
マイクロ命令レジスタ、６・・・・・・リードアドレス
セレクタ、７・・・・・・演算モードレジスタ、８・・
・・・・演算装置、４０・・・・・・レジスタメモリ、
４０−１・・・・・・読出し専用アドレス端子。 ４０−２・・・・・・読出し書込み兼用アドレス端子、
４０−３．４０−４・・・・・・読出し端子、４０−５
・・・・・・書込み端子、４１・・・・・・出力ドライ
、＜、４２・・・・・・比較器、４３−・・・・・ＯＲ
ゲート、４４・・・・−・ワンショットマルチ、４５・
・・・・・ＡＮＤゲート。

Claims (1)

1. 【特許請求の範囲】 演算装置と、 前記演算装置の第１および第２の入力データ全一時的に
   保持する第１および第２のレジスタと、演算結果を格納
   するレジスタメモリの書込みアドレス會一時保持する第
   ３のレジスタと、読出し専用のアドレスの端子、該続出
   し専用のアドレスの端子に加えられたアドレスによシ続
   出されるデータの読出し端子、読出し書込み兼用のアド
   レスの端子、データの書込み端子、前記読出し書込み兼
   用のアドレス端子に加えられたアドレスによシ続出され
   たデータと前記書込み端子のデータとｔ比較する比較器
   、および前記比較器の比較結果に応答して書込みパルス
   よシ予め定めた一屋時間遅れた再書込みパルスを発生す
   る再書込みパルス発生手段とｔ−Ｎするレジスタメモリ
   とを備え、 実行中の一つ前のマイクロ命令で設定されたアドレスを
   前記第３のレジスタに保持し実行中の命令の第１のマシ
   ンサイクルで前記比較器の比較結果に応答して前記レジ
   スタメモリに再書込み全行ない書込エラー金訂正できる
   ようにしたこと全特徴とする演算処理装置。