JPH0629381A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0629381A JPH0629381A JP18354992A JP18354992A JPH0629381A JP H0629381 A JPH0629381 A JP H0629381A JP 18354992 A JP18354992 A JP 18354992A JP 18354992 A JP18354992 A JP 18354992A JP H0629381 A JPH0629381 A JP H0629381A
- Authority
- JP
- Japan
- Prior art keywords
- element isolation
- contact layer
- film
- adjacent
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Element Separation (AREA)
Abstract
おいて、多結晶シリコン膜5により形成される埋め込み
コンタクト層6に隣接する素子分離膜9の分離幅(図中
L1)は、埋め込みコンタクト層6に隣接しない素子分
離膜7の分離幅(図中L2)よりも広くなっている。 【効果】埋め込みコンタクト層形成に伴う素子分離膜の
除去による素子分離特性の劣化を防ぎ、素子分特性を向
上せしめた半導体装置の提供が可能となる。
Description
を具備する半導体装置の構造に関し、特に素子分離領域
の構造に関する。
を有するMOSFETの構造を示す。P型半導体基板1
表面に、N型不純物拡散層2からなるソース,ドレイン
領域と、ゲート酸化膜3と、多結晶シリコン膜からなる
ゲート電極4により構成されるNチャンネル型MOSF
ETが形成されている。多結晶シリコン膜5により形成
される埋め込みコンタクト層6に隣接する素子分離膜9
の分離幅(図中L1)は、埋め込みコンタクト層6に隣
接しない素子分離膜7の分離幅(図中L2)と同一であ
った。
従来構造の半導体装置は、下記のような問題点を有して
いた。
び、多結晶シリコン膜から拡散された不純物層よりなる
埋め込みコンタクト層を形成するためには、多結晶シリ
コン膜を形成する前に、シリコン基板上のシリコン酸化
膜を除去する必要がある。このとき、フォトリソグラフ
ィ工程における合わせズレを考慮して除去のためのパタ
ーニングを行なうため、埋め込みコンタクト層に隣接す
る素子分離膜の一部も除去されてしまう。
膜の膜厚は薄くなり、更に素子分離幅も縮小してしまう
ため、素子分離特性が悪くなり寄生MOSトランジスタ
が形成され易くなってしまう。
ようとするもので、その目的とするところは、埋め込み
コンタクト層を具備する半導体装置において、素子分離
特性を向上せしめた半導体装置を提供するところにあ
る。
埋め込みコンタクト層を具備する半導体装置において、
前記埋め込みコンタクト層に隣接する素子分離膜の幅
が、隣接しない素子分離膜の幅より、広いことを特徴と
する。
明する。
面図である。
層2からなるソース,ドレイン領域と、ゲート酸化膜3
と、多結晶シリコン膜からなるゲート電極4により構成
されるNチャンネル型MOSFETが形成されている。
多結晶シリコン膜5により形成される埋め込みコンタク
ト層6に隣接する素子分離膜9の分離幅(図中L1)
は、埋め込みコンタクト層6に隣接しない素子分離膜7
の分離幅(図中L2)よりも広くなっている。
実施例を図2(a)〜図2(d)に基づき説明する。
膜10および約200オングストロームのゲート酸化膜
3を形成する。この状態を図2(a)に示す。
膜8を用いて、埋め込みコンタクト層を形成する領域の
ゲート酸化膜3を除去する。このとき、埋め込みコンタ
クト層に隣接する領域の素子分離膜9の上部も同時に除
去される。この状態を図2(b)に示す。
00オングストロームの多結晶シリコン膜を化学的気相
成長法により形成し、N型不純物、例えば、燐イオンを
イオン注入した後、パターニングしてMOSFETのゲ
ート電極4および、埋め込みコンタクト層を形成する多
結晶シリコン膜5を形成する。次に、800〜900℃
程度の熱アニールにより、前記多結晶シリコン膜5中の
燐をゲート酸化膜3の開孔部より、P型半導体基板1中
に導入し埋め込みコンタクト層6を形成する。この状態
を図2(c)に示す。
および素子分離膜7,9をマスクとして、N型不純物、
例えば、燐イオンをイオン注入し、N型不純物拡散層2
を形成する。この状態を図2(d)に示す。
みコンタクト層を具備する半導体装置を得ることができ
る。
本発明は上記実施例に限定されるものではなく、例え
ば、MOSFETはPチャンネル型であっても本発明を
適用できる。
込みコンタクト層を具備する半導体装置において、埋め
込みコンタクト層に隣接する素子分離膜の分離幅を、埋
め込みコンタクト層に隣接しない素子分離膜の分離幅よ
りも広くすることにより、埋め込みコンタクト層形成に
伴う素子分離膜の除去による素子分離特性の劣化を防
ぎ、素子分特性を向上せしめた半導体装置の提供が可能
となる。
る。
す図である。
る。
Claims (1)
- 【請求項1】 埋め込みコンタクト層を具備する半導体
装置において、 前記埋め込みコンタクト層に隣接する素子分離膜の幅
が、隣接しない素子分離膜の幅より、広いことを特徴と
する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18354992A JP3521921B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18354992A JP3521921B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0629381A true JPH0629381A (ja) | 1994-02-04 |
JP3521921B2 JP3521921B2 (ja) | 2004-04-26 |
Family
ID=16137754
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18354992A Expired - Fee Related JP3521921B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3521921B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7132776B2 (en) | 2002-09-20 | 2006-11-07 | Fanuc Ltd | Electric motor and method of insulation between coils of different phases of electric motor |
-
1992
- 1992-07-10 JP JP18354992A patent/JP3521921B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7132776B2 (en) | 2002-09-20 | 2006-11-07 | Fanuc Ltd | Electric motor and method of insulation between coils of different phases of electric motor |
US7210214B2 (en) | 2002-09-20 | 2007-05-01 | Fanuc Ltd | Method of immulating between coils of different phases of electric motor |
Also Published As
Publication number | Publication date |
---|---|
JP3521921B2 (ja) | 2004-04-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0355984B2 (ja) | ||
JPH09120965A (ja) | 半導体装置の製造方法 | |
KR940009361B1 (ko) | 복합형 직접회로소자 | |
JPH0824144B2 (ja) | 半導体装置の製造方法 | |
JPH04348077A (ja) | 薄膜トランジスタ | |
JP3746907B2 (ja) | 半導体装置の製造方法 | |
JP3521921B2 (ja) | 半導体装置の製造方法 | |
JP2968078B2 (ja) | Mosトランジスタの製造方法 | |
JPH0974189A (ja) | 半導体装置の製造方法 | |
JP3303550B2 (ja) | 半導体装置の製造方法 | |
JPH0794721A (ja) | 半導体装置及びその製造方法 | |
JPH0272671A (ja) | 不揮発性メモリ装置の製造方法 | |
JPS6244862B2 (ja) | ||
JPH01208865A (ja) | 半導体装置の製造方法 | |
JPH09266204A (ja) | 半導体装置の製造方法 | |
JPH01292861A (ja) | 半導体装置および製造方法 | |
JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
JPS5935186B2 (ja) | Mos型半導体装置の製造方法 | |
JP2556618B2 (ja) | 電界効果型半導体装置の製造方法 | |
JPH0213827B2 (ja) | ||
JPH06188259A (ja) | 半導体装置の製造方法 | |
JPH0722624A (ja) | 半導体素子およびその製造方法 | |
JPH0346979B2 (ja) | ||
JPH08298290A (ja) | 半導体装置及びその製造方法 | |
JPH02192125A (ja) | 縦型mosfetの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A61 | First payment of annual fees (during grant procedure) |
Effective date: 20040203 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20080220 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20090220 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20100220 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110220 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |