JPS593440Y2 - memory selection device - Google Patents

Description

【考案の詳細な説明】 本考案はメモリの選択装置に関する。[Detailed explanation of the idea] The present invention relates to a memory selection device.

従来、ＲＯＭ（リードオンリーメモリ）、ＲＡＭ（ラン
ダムアクセスメモリ）等のメモリ部を有する情報処理装
置のアドレス指定方式としてはアドレスデータを上位ビ
ット、下位ビットの２つのグループに分けて、複数個の
メモリチップあるいは１チツプ内の複数のメモリブロッ
クを指定する方式が一般に用いられている。Conventionally, as an addressing method for information processing devices having memory sections such as ROM (read only memory) and RAM (random access memory), address data is divided into two groups, upper bits and lower bits, and multiple memories are used. A method of specifying a chip or a plurality of memory blocks within one chip is generally used.

この方式によれば、例えば１６ビツト長のアドレスデー
タで構成される情報処理装置では、上位の４ビツトをメ
モリチップ（ブロック）の選択用信号に割り当て下位の
１２ビツトを各チップ（ブロック）内の番地指定用信号
に割り当てることによって、１チップ当９４０９６個の
アドレス値を有するメモリチップを１６個設けることが
できる。According to this method, for example, in an information processing device composed of 16-bit address data, the upper 4 bits are assigned to memory chip (block) selection signals, and the lower 12 bits are assigned to each chip (block). By allocating to the address designation signal, 16 memory chips each having 94096 address values can be provided.

しかしながら、プログラム処理の都合上地のメモリチッ
プに格納されているプログラムデ゛−夕を必要とすると
き、例えば他のプログラムを同し中央処理装置で処理す
る場合は、中央処理装置が指定するアドレス指定方式を
変更するか、メモリそのものを取り換えねば異なるプロ
グラムを実行することはできなかった。However, when the program data stored in the memory chip is required for program processing reasons, for example, when another program is processed by the same central processing unit, the address specified by the central processing unit is It was not possible to run different programs without changing the specification method or replacing the memory itself.

従ってこのような場合、アドレスデ−タ長が長くなるか
もしくは連続した処理を実行することができないという
不都合があった。Therefore, in such a case, there are disadvantages in that the address data length becomes long or continuous processing cannot be executed.

更に、アドレス長で決定されるメモリ容量より多くのメ
モリをアドレス指定することができなかった。Furthermore, it was not possible to address more memory than the memory capacity determined by the address length.

即ち１２ビツト長で構成されるアドレスデ−タで指定可
能なメモリ領域は４０９６番地分のメモノ容量であり、
それ以上のメモリに対してアドレスを指定することはで
きなかった。In other words, the memory area that can be specified by address data having a length of 12 bits has a memory capacity of 4096 addresses.
It was not possible to specify an address for more memory than that.

このため多くのメモリ領域を必要とするより複雑なプロ
グラム処理を行なうためには、そのメモリ容量を指定で
きるアドレス長を有する処理装置によらなければ処理で
きなかった。Therefore, in order to perform more complicated program processing that requires a large memory area, it is necessary to use a processing device that has an address length that can specify the memory capacity.

更に、長いアドレス長を有する処理装置ではアドレスデ
ータを並列に転送する場合には、中央処理装置（ＣＰＵ
）とメモリ間でのアドレスバスが増大してしまい装置が
大型化し、特にメモリが別チップで構成されている場合
にはアドレス指定用の外部端子数が増大するという欠点
があった。Furthermore, in a processing device with a long address length, when transferring address data in parallel, the central processing unit (CPU)
) and the memory, which increases the size of the device.Especially when the memory is constituted by a separate chip, the number of external terminals for address specification increases.

一方、アドレスデータを１本のアドレスバスで直列に転
送する場合にはアドレスデータが長くなる分転送時間が
長くなり、処理速度が著しく低下してしまつ。On the other hand, when address data is transferred serially using one address bus, the longer the address data, the longer the transfer time becomes, resulting in a significant drop in processing speed.

この様に、アドレス長が固定されている情報処理装置に
おいてメモリを増加させることは非常に困難で、処理プ
ログラムを変化させるには、その都度メモリを取り替え
なければならないという煩しい作業を伴っていた。In this way, it is extremely difficult to increase the memory in an information processing device with a fixed address length, and changing the processing program involves the cumbersome task of having to replace the memory each time. .

本考案の目的は、アドレス長を増加させることなくして
、メモリ容量を増加せしめることが可能なメモリ選択装
置を提供することにある。An object of the present invention is to provide a memory selection device that can increase memory capacity without increasing address length.

本考案のメモリ選択装置は、メモリチップあるいはメモ
リブロックを選択するためにアドレステ゛−夕の上位ビ
ットが割り当てられているチップ選択信号により選択さ
れるべきメモリブロックをスイッチにより切り替えてミ
別のメモリチップへのチップ選択信号として使うことを
特徴とする。The memory selection device of the present invention uses a switch to switch the memory block to be selected in response to a chip selection signal to which the upper bits of the address data are assigned in order to select a memory chip or a memory block. It is characterized by being used as a chip selection signal for.

以下、第１図を参照して本考案の一実施例を詳細に説明
する。Hereinafter, one embodiment of the present invention will be described in detail with reference to FIG.

同図において、１は演算処理機能を有する中央処理装置
で、１６本のアドレスバス５，５′と８本のデータバス
６とを有し、この１６ビツトのアドレステ゛−夕のうち
上位４ビツト５′はメモリチップへのチップ選択信号と
して用いられ、アドレスデコーダ２により解読され１６
個のメモリチップを選択することができる。In the figure, reference numeral 1 denotes a central processing unit having an arithmetic processing function, which has 16 address buses 5, 5' and 8 data buses 6. The upper 4 bits of the 16-bit address data 5' is used as a chip selection signal to the memory chip, and is decoded by the address decoder 2.
memory chips can be selected.

３は下位１２ビツトのアドレスバス５と８ビツトのテ゛
−タバス６とが接続されたＲＯＭで、上位アドレスビッ
ト５′が００００の時チップ選択信号端子Ｃ３を介して
選択されるメモリで゛ある。Reference numeral 3 designates a ROM to which a lower 12-bit address bus 5 and an 8-bit data bus 6 are connected, and is a memory that is selected via a chip selection signal terminal C3 when the upper address bit 5' is 0000.

ここで゛、アドレスデコーダ２から出力される他の１５
本のチップ選択信号で夫々選択されるメモリは省略しで
ある。Here, the other 15 output from address decoder 2
The memories selected by the actual chip selection signals are omitted.

一方、ＲＯＭ４はプログラム処理の都合上必要とされる
新たなプログラムコードが格納されているメモリで、こ
の情報処理装置に外付けされるべきメモリであるが、Ｒ
ＯＭ３を選択すべきチップ選択信号出力端にスイッチ７
を介して接続されている。On the other hand, ROM4 is a memory that stores new program codes required for program processing, and is a memory that should be externally attached to this information processing device.
Switch 7 is connected to the chip selection signal output terminal for selecting OM3.
connected via.

このスイッチ７としては手動の切り替えスイッチでよい
。This switch 7 may be a manual changeover switch.

かかる構成によれば、新たに必要とされるメモＪ（ＲＯ
Ｍ４）を付加する場合、このＲＯＭ４をアドレス指定す
べきアドレスデータはスイッチ７を切り替えるだけでＲ
ＯＭ３を指定するデータと同一のテ゛−夕でよい。According to this configuration, the newly required memo J (RO
M4), the address data that should address this ROM4 can be set by simply switching switch 7.
The data may be the same as the data specifying OM3.

更に、異なるメモリブロックヘアドレスする場合、アド
レス値を変化することなく、連続したアドレスデータで
１由にメモリ指定することが可能となる。Furthermore, when addressing different memory blocks, it is possible to specify the memory using continuous address data without changing the address value.

この様に、大容量のメモリ領域に対してアドレス長を増
加する必要はなく、かつＲＯＭ３をＲＯＭ４と取り替え
る必要もなく、同一アドレスを用いて他のメモリブロッ
クのアドレス指定ができるので、同じアドレスで異なる
プログラム処理実行できるとともに、付加されるメモリ
の増設を容易なものとすることができる。In this way, there is no need to increase the address length for large-capacity memory areas, and there is no need to replace ROM3 with ROM4, and the same address can be used to specify addresses for other memory blocks. Different program processes can be executed, and additional memory can be easily expanded.

本考案のメモリ選択装置を用いれば、特に汎用性のある
情報処理システムを構成することが可能となり、新たな
メモリの増設によってより複雑な処理より高度な処理を
実行することができる。By using the memory selection device of the present invention, it is possible to construct a particularly versatile information processing system, and by adding new memory, it is possible to execute more advanced processing than more complex processing.

尚、本実施例のＲＯＭ３，４はＣＰＵ１と共に同一チツ
ブ内に形成されるメモリで゛あってもよく、これをＲＡ
Ｍに置き換えて使用してもよい。Note that the ROMs 3 and 4 of this embodiment may be memories formed in the same chip together with the CPU 1, and these may be
It may be used in place of M.

又、スイッチ７としては２極２接点スイッチの他多極多
接点スイッチを用いることによって、より多くのメモリ
ブロックの増設が可能となることは明らかであり、この
スイッチ７をチップ内に包含させて、ＣＰＵ１からの制
御信号によって切り替わる切り替えゲート回路としても
よい。Furthermore, it is clear that by using a multi-pole, multi-contact switch other than a two-pole, two-contact switch as the switch 7, it is possible to add more memory blocks. , a switching gate circuit that is switched by a control signal from the CPU 1 may be used.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本考案の一実施例を示すメモリ選択装置を含む
情報処理装置の回路ブロック図である。 １・・・・・・ＣＰＵ、２・・・・・・アドレスデコー
ダ、３，４・・・・・・ＲＯＭ、５，５′・・・・・・
アドレスバス、６・・・・・・データバス、７・・・・
・・スイッチ。FIG. 1 is a circuit block diagram of an information processing device including a memory selection device showing one embodiment of the present invention. 1...CPU, 2...Address decoder, 3,4...ROM, 5,5'...
Address bus, 6... Data bus, 7...
··switch.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] アドレス情報の一部を解読して複数のメモリブロックを
個々に選択するための複数の選択信号を出力する複数の
出力端子を有する選択信号発生手段と、前記複数の出力
端子の中の少なくとも１つの出力端子に一方が接続され
他方に複数の端子を有する手動のスイッチ手段と、この
スイッチ手段の前記他方の複数の端子の夫々に対応して
接続された複数のメモリブロックとを有し、前記スイッ
チ手段を操作することによって前記他方の複数の端子の
うち１つの端子を前記一方に接続して前記複数のメモリ
ブロックのうちの１つのメモリブロックにのみ選択信号
を印加するようにしたことを特徴とするメモリ選択装置
。selection signal generating means having a plurality of output terminals for outputting a plurality of selection signals for individually selecting a plurality of memory blocks by decoding a part of the address information; and at least one of the plurality of output terminals. The switch comprises a manual switch means, one of which is connected to an output terminal and the other of which has a plurality of terminals, and a plurality of memory blocks connected correspondingly to the other plurality of terminals of the switch means. The device is characterized in that one terminal of the other plurality of terminals is connected to the one of the plurality of terminals of the other terminal to apply a selection signal to only one of the plurality of memory blocks by operating the means. memory selection device.