JPH04195562A - Address conversion system - Google Patents

Abstract

PURPOSE:To make it unnecessary to save and restore the contents of a bank register at the time of processing interruption due to an interruption by preparing plural bank registers correspondingly to respective traveling levels and automatically switching a current bank register in accordance with its corresponding traveling level. CONSTITUTION:When the bank registers 1 to 4 store a part, i.e., an upper bit, of address data, a processing program 30 sets up upper address data in the bank register 1 e.g. corresponding to the traveling level allocated to the program itself and then outputs lower address data to access an area indicated by the upper address data. A processor 10 outputs a traveling state signal 31 in each traveling level during the traveling of the program 30 and a multiplexer 6 selects the bank register 1, outputs the stored upper address data and converts the upper address data and the lower address data outputted from the processor 10 into real address data. Consequently it is unnecessary to save/restore the contents of the bank registers 1 to 4.

Description

【発明の詳細な説明】 〔概　要〕 本発明はアドレス変換方式に関し、 アクセスの高速化を目的とし、 アドレスデータの全ビットを保持するバンクレジスタま
たはその一部を保持するバンクレジスタのうちいずれか
一方をプロセッサの外部に備え、該プロセッサが所定の
アドレス空間領域をアクセスする際、前記保持したアド
レスデータを出力する処理装置において、該プロセッサ
で走行する処理プログラムの走行レベルに対応させた複
数のバンクレジスタと、該プロセッサから出力される走
行レベル別の走行状態信号に基づき、該バンクレジスタ
の出力を切換えるマルチプレクサとを設け、該処理プロ
グラムは自己に割り当てられた走行しベルに対応するバ
ンクレジスタにアドレスデータをセットし、該マルチプ
レクサは該処理プログラムの走行により出力される前記
走行状態信号に基づき、前記セットされたバンクレジス
タに切換えてアドレスデータを出力するように構成する
。[Detailed Description of the Invention] [Summary] The present invention relates to an address conversion method, and aims to speed up access by using either a bank register that holds all bits of address data or a bank register that holds a part of the address data. In a processing device, one of which is provided outside the processor, and which outputs the held address data when the processor accesses a predetermined address space area, the plurality of banks correspond to the running level of the processing program running on the processor. A register and a multiplexer that switches the output of the bank register based on the running status signal for each running level output from the processor are provided, and the processing program addresses the bank register corresponding to the running bell assigned to itself. data is set, and the multiplexer is configured to switch to the set bank register and output address data based on the running status signal output by running the processing program.

〔産業上の利用分野〕[Industrial application field]

本発明は、プロセッサの外部にバンクレジスタを備えた
処理装置におけるアドレス変換方式の改良に関する。The present invention relates to an improvement in an address translation method in a processing device having a bank register outside a processor.

プロセッサがメモリまたは■０空間をアクセスする方法
の１つとして、プロセッサの外部に１組のバンクレジス
タを設け、アドレスの一部または全アドレスを保持して
一連のアクセスを行う方法があるが、割込み等によって
処理が中断される際にはバンクレジスタの内容を退避し
、復帰するときに再格納しなければならない。One way for a processor to access memory or 0 space is to provide a set of bank registers outside the processor, hold some or all of the addresses, and perform a series of accesses. When processing is interrupted due to reasons such as this, the contents of the bank register must be saved and re-stored when returning.

近年の処理装置は高速化が要求されており、この退避、
再格納によるアクセス速度の低下を回避するアドレス変
換方式が必要とされる。In recent years, processing equipment has been required to be faster, and this evacuation,
An address translation scheme is needed that avoids the reduction in access speed due to restorage.

〔従来の技術〕 第２図は従来例の構成図、第３図はメモリマツプ説明図
である。[Prior Art] FIG. 2 is a block diagram of a conventional example, and FIG. 3 is an explanatory diagram of a memory map.

第２図において、１０はプロセッサＣＰＵ　、３０は、
バンクレジスタ１およびアドレス変換回路７によりアド
レス変換を行う外部制御回路、１１．１２，１３．１４
はそれぞれアクセス対象のデイスプレィ部、フロッピィ
部、ディスク部、メモリである。また、２０はメモリ／
１０バス、２１はプロセッサデータバス、２２ばプロセ
ッサアドレスバスである。In FIG. 2, 10 is a processor CPU, 30 is
External control circuit that performs address conversion using bank register 1 and address conversion circuit 7, 11.12, 13.14
are the display section, floppy section, disk section, and memory to be accessed, respectively. Also, 20 is memory/
10 bus, 21 a processor data bus, and 22 a processor address bus.

上記の構成において、デイスプレィ部１１．フロッピィ
部１２．ディスク部１３．メモリ１４等の１０゜メモリ
には、第３図に示すごとく、それぞれアドレス空間が割
り付けられており、その空間を表す上位ビット（図では
その空間をさらに区分した領域を表す上位２４ビツト）
のアドレスデータをバンクレジスタｌにセットした後、
プロセッサ１０から下位８ビツトを出力してアクセスす
ると、バンクレジスタ１に保持されている上位２４ビツ
トのアドレスデータと、アクセスごとに出力される下位
８ビツトのアドレスデータとにより、アクセス対象の領
域を指示する３２ビツトの実アドレスデータがアドレス
変換回路７からメモリ／１０バス２０に出力される。In the above configuration, the display section 11. Floppy section 12. Disc part 13. As shown in Figure 3, each 10° memory such as the memory 14 is assigned an address space, and the upper bits representing that space (in the figure, the upper 24 bits represent an area where the space is further divided).
After setting the address data in bank register l,
When an access is made by outputting the lower 8 bits from the processor 10, the area to be accessed is specified using the upper 24 bits of address data held in bank register 1 and the lower 8 bits of address data output for each access. 32-bit real address data is output from the address conversion circuit 7 to the memory/10 bus 20.

ここで、プロセッサ１０で走行する処理プログラムは、
デイスプレィ部比フロッピィ部１２等のＩＯ別、処理別
に区分されており、各プログラムはアクセス開始時にア
クセス対象空間のアドレスデータをバンクレジスタ１に
セットする。Here, the processing program running on the processor 10 is
The display unit ratio is divided by IO such as the floppy unit 12 and by processing, and each program sets address data of the space to be accessed in the bank register 1 at the start of access.

一方、各処理プログラムには優先順位を表す走行レベル
が割り当てられており、□上記のように、各プログラム
で同じバンクレジスタ１を使用すると、優先順位の低い
処理プログラムが割込み等によって処理が中断した場合
には、バンクレジスタ１の内容が割込みプログラムによ
って変わることになる。On the other hand, each processing program is assigned a running level that indicates its priority, and as described above, if each program uses the same bank register 1, the processing of a lower priority processing program may be interrupted due to an interrupt, etc. In this case, the contents of bank register 1 will change depending on the interrupt program.

このため、割込みプログラムは、処理開始に先立ちバン
クレジスタ１の内容を退避し、処理終了時に退避したデ
ータをバンクレジスタ１に再格納して復帰している。For this reason, the interrupt program saves the contents of the bank register 1 before starting the process, and when the process ends, stores the saved data back into the bank register 1 and returns.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

プロセッサの外部にバンクレジスタを備えた装置では、
割込み等によって処理が中断する場合はバンクレジスタ
の内容を退避し、復帰時に再ストアしなければならず、
その分アクセス速度が低下する。For devices with banked registers external to the processor,
If processing is interrupted due to an interrupt, etc., the contents of the bank register must be saved and restored when returning.
Access speed decreases accordingly.

本発明は、上記課題に鑑み、バンクレジスタの内容の退
避、再格納を不要とするアドレス変換方式を提供するこ
とを目的とする。SUMMARY OF THE INVENTION In view of the above-mentioned problems, it is an object of the present invention to provide an address conversion method that does not require saving and re-storing the contents of a bank register.

〔課題を解決するための手段］ 第１図−実施例の構成図より、対応する機能部分を抽出
して説明する。[Means for Solving the Problems] Corresponding functional parts will be extracted and explained from FIG. 1 - a configuration diagram of the embodiment.

１０はプロセッサで、処理プログラム３０が走行状態で
あることを表す走行レベル別の走行状態信号３１を出力
する。A processor 10 outputs a driving state signal 31 for each driving level indicating that a processing program 30 is in a driving state.

１〜４は複数のバンクレジスタで、それぞれ処理プログ
ラム３０の走行レベルに対応する。1 to 4 are a plurality of bank registers, each corresponding to a running level of the processing program 30.

６はマルチプレクサで、プロセッサ１０から出力される
走行状態信号３１に基づき、バンクレジスタ１〜４の出
力を切換える。A multiplexer 6 switches the outputs of the bank registers 1 to 4 based on the running state signal 31 output from the processor 10.

〔作　用〕[For production]

バンクレジスタ１〜４がアドレスデータの一部、即ち上
位ビットを保持するように構成されている場合、処理プ
ログラム３０は、バンクレジスタ１〜４のうち、自己に
割り当てられている走行レベルに対応するバンクレジス
タ（バンクレジスタｌとする）に上位アドレスデータを
セットし、以後下位アドレスデータを出力して上位アド
レスデータで示される領域内をアクセスする。When bank registers 1 to 4 are configured to hold part of the address data, that is, the upper bits, the processing program 30 selects one of the bank registers 1 to 4 that corresponds to the running level assigned to it. Upper address data is set in a bank register (bank register 1), and thereafter lower address data is output to access the area indicated by the upper address data.

プロセッサ１０は、処理プログラム３０の走行中は、そ
のプログラムに与えられている走行レベル別の走行状態
信号３１を出力し、マルチプレクサ６は、この走行状態
信号３１によってバンクレジスタｌを選択し、保持され
ている上位アドレスデータを出力する。そして、この出
力されたアドレスデータは、プロセッサ１０から出力さ
れる下位アドレスデータとともに実アドレスデータに変
換される。While the processing program 30 is running, the processor 10 outputs a running status signal 31 for each running level given to the program. Outputs the upper address data. This output address data is then converted into real address data together with the lower address data output from the processor 10.

このように、バンクレジスタ１〜４には走行レベルごと
に上位アドレスデータが保持されているから、割込み等
によって走行レベルが替わっても退避する必要がなく、
従って再格納の必要もなく、その分アクセス速度が向上
する。In this way, bank registers 1 to 4 hold upper address data for each running level, so there is no need to save it even if the running level changes due to an interrupt or the like.
Therefore, there is no need to restorage, and access speed is improved accordingly.

なお、アドレスデータの全ビットがバンクレジスタ１〜
４に保持される装置も同じ処理が行われ、同様の効果が
得られる。Note that all bits of address data are stored in bank registers 1~
The same process is performed on the device held in No. 4, and the same effect is obtained.

〔実施例〕〔Example〕

本発明の実施例を図を用いて詳細に説明する。 Embodiments of the present invention will be described in detail with reference to the drawings.

第１図は一実施例の構成図である。FIG. 1 is a block diagram of one embodiment.

第１図は、走行レベルを４段階として４個のバンクレジ
スタ１〜４を設け、３２ビツトのアドレス幅のうち、上
位２４ビツトをそれぞれにセットする例を示している０
図中、 １０はプロセッサで、処理プログラム３０が走行してい
る間、その処理プログラム３０に割り当てられている走
行レベルを表す走行状態信号３１を出力する。Figure 1 shows an example in which four bank registers 1 to 4 are provided with four running levels, and the upper 24 bits of the 32-bit address width are set to each.
In the figure, 10 is a processor which outputs a running state signal 31 representing the running level assigned to the processing program 30 while the processing program 30 is running.

１〜４はバンクレジスタで、走行レベル０〜３に対応す
゛る。1 to 4 are bank registers, which correspond to running levels 0 to 3.

５はデコーダＤＥＣで、プロセッサＣＰＵ　１０から出
力されるエンコードされた走行状態信号３１をデコード
する。A decoder DEC 5 decodes the encoded driving state signal 31 output from the processor CPU 10.

６はマルチプレクサＭＰＸで、ＤＥＣ５の出力でバンク
レジスタ１〜４の出力を切換える。Numeral 6 is a multiplexer MPX, which switches the outputs of bank registers 1 to 4 based on the output of DEC5.

また、デイスプレィ部１１．フロッピィ部１２．ファイ
ル部１３．メモリ１４はアクセス対象のデバイスであり
、その他、第２図と同一符号は同一対象物を表す。In addition, the display section 11. Floppy section 12. File section 13. The memory 14 is a device to be accessed, and the same reference numerals as in FIG. 2 represent the same objects.

処理プログラム３０には、予め走行レベルが割り当てら
れており、それぞれ対応するバンクレジスタ１〜４を使
用して１０．メモリをアクセスする。A running level is assigned to the processing program 30 in advance, and 10. Access memory.

プロセッサ１０には、予め処理プログラム３０の走行レ
ベルが識別可能に登録されており、処理プログラム３０
が走行している間、その走行レベルをエンコードして、
例えば、４レベル（θ〜３）の場合は２ビツトで表して
出力する。The running level of the processing program 30 is registered in advance in the processor 10 so that it can be identified.
encodes the driving level while the car is running,
For example, in the case of 4 levels (θ to 3), it is expressed in 2 bits and output.

以上の構成によって、以下のようなアドレス変換制御が
行われる。With the above configuration, the following address translation control is performed.

いま、走行レベル１の処理プログラム３０が走行すると
、プロセッサＩＯより走行状態信号３１としてレベル（
０，１）が出力され、ＤＥＣ５によってデコードされる
。このＤ！ｌＩＣ５の出力によりマルチプレクサＭＰＸ
　６は、バンクレジスタ１〜４の出力のうちから、走行
レベル１に対応するバンクレジスタ２の出力を選択して
アドレス変換回路７に出力する。Now, when the processing program 30 at running level 1 runs, the processor IO outputs the level (
0, 1) are output and decoded by the DEC5. This D! Multiplexer MPX is output from IC5.
6 selects the output of bank register 2 corresponding to running level 1 from among the outputs of bank registers 1 to 4 and outputs it to address conversion circuit 7.

処理プログラム３０が、プロセッサデータバス２１およ
びプロセッサアドレスバス２２を介してバンクレジスタ
２に上位２４ビツトのアドレスデータをセットした後、
下位８ビツトを出力してアクセスすると、そのアクセス
信号により、アドレス変換回路７はバンクレジスタ２に
保持されている上位２４ビツトと、プロセッサ１０から
出力された下位８ビツトのアドレスデータにより、３２
ビツトの実アドレスデータを生成してメモリ／１０バス
２０に出力する。After the processing program 30 sets the upper 24 bits of address data in the bank register 2 via the processor data bus 21 and processor address bus 22,
When the lower 8 bits are output and accessed, the access signal causes the address conversion circuit 7 to convert the upper 24 bits held in the bank register 2 and the lower 8 bits of address data output from the processor 10 into 32 bits.
Bit real address data is generated and output to the memory/10 bus 20.

ここで、走行レベル１の処理プログラム３０が走行中に
、走行レベル０の処理プログラム３０が起動されると、
走行レベル０の処理プログラム３０は、バンクレジスタ
１を使用してアクセスする。Here, when the processing program 30 of running level 0 is started while the processing program 30 of running level 1 is running,
The processing program 30 at running level 0 accesses using bank register 1.

プロセッサエ０は、走行レベルＯが走行すると、走行状
態信号３１として（０，０）を出力するから、マルチプ
レクサＭＰＸ　６によって、バンクレジスタ２からバン
クレジスタ１にその出力が切換えられる。そして走行レ
ベルＯより走行レベル１に復帰したとき、走行状態信号
３１は（０，１）となって、再びバンクレジスタ２に切
換えられる。この間、バンクレジスタ２には、割込み前
のアドレスデータが保持されているから、走行レベル１
の処理プログラム３０はそのままアクセスを継続するこ
とができ、従って、割込みした走行レベル０の処理プロ
グラム３０は、バンクレジスタ２の内容を退避。When the running level O is running, the processor E0 outputs (0,0) as the running status signal 31, so the output is switched from the bank register 2 to the bank register 1 by the multiplexer MPX6. When the running level returns from the running level O to the running level 1, the running state signal 31 becomes (0, 1) and is switched to the bank register 2 again. During this time, the address data before the interrupt is held in bank register 2, so the running level is 1.
The processing program 30 can continue accessing as is, and therefore, the processing program 30 at running level 0 that interrupted saves the contents of the bank register 2.

再格納の必要がない。No need to restorage.

以上のごとく、走行レベルに対応してバンクレジスタを
設け、走行する処理プログラムの走行レベルによって対
応するバンクレジスタに自動的に切り換えるため、バン
クレジスタの内容を退避。As described above, bank registers are provided corresponding to the running level, and the contents of the bank registers are saved in order to automatically switch to the corresponding bank register depending on the running level of the running processing program.

再格納する必要がなく、アクセス速度が改善される。There is no need to restore, which improves access speed.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、走行レベル別にバンク
レジスタを設け、走行レベルによって自動的に切換える
アドレス変換方式を提供するもので、割込み等による処
理中断時にバンクレジスタの内容を退避、再格納の必要
がないから、アクセス速度が向上する効果を奏する。As explained above, the present invention provides an address conversion method in which bank registers are provided for each running level and automatically switched depending on the running level, and the contents of the bank registers can be saved and restored when processing is interrupted due to an interrupt or the like. Since this is not necessary, the access speed is improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は一実施例の構成図、第２図は従来例の構成図、
第３図はメモリマツプ説明図である。 図中、１〜４はバンクレジスタ、５はデコーダＤＥＣ、
６はマルチプレクサＭＰＸ　、７はアドレス変換回路、
１０はプロセッサＣＰＵ　、１１はデイスプレィ部、１
２はフロッピィ部、１３はファイル部、１４はメモリ、
２０はメモリ／１０バス、２１はプロセラサブ第１図 第２図 メモリマツプ説明図 第３図Figure 1 is a configuration diagram of one embodiment, Figure 2 is a configuration diagram of a conventional example,
FIG. 3 is an explanatory diagram of the memory map. In the figure, 1 to 4 are bank registers, 5 is a decoder DEC,
6 is a multiplexer MPX, 7 is an address conversion circuit,
10 is a processor CPU, 11 is a display unit, 1
2 is a floppy section, 13 is a file section, 14 is a memory,
20 is the memory/10 bus, 21 is the processor sub Figure 1 Figure 2 Memory map explanatory diagram Figure 3

Claims (1)

【特許請求の範囲】 アドレスデータの全ビットを保持するバンクレジスタま
たはその一部を保持するバンクレジスタのうちいずれか
一方をプロセッサの外部に備え、該プロセッサが所定の
アドレス空間領域をアクセスする際、前記保持したアド
レスデータを出力する処理装置において、 該プロセッサで走行する処理プログラム（３０）の走行
レベルに対応させた複数のバンクレジスタ（１〜４）と
、 該プロセッサ（１０）から出力される走行レベル別の走
行状態信号（３１）に基づき、該バンクレジスタの出力
を切換えるマルチプレクサ（６）と を設け、該処理プログラムは自己に割り当てられた走行
レベルに対応するバンクレジスタにアドレスデータをセ
ットし、該マルチプレクサは該処理プログラムの走行に
より出力される前記走行状態信号に基づき、前記セット
されたバンクレジスタに切換えてアドレスデータを出力
することを特徴とするアドレス変換方式。[Claims] Either a bank register that holds all bits of address data or a bank register that holds a part of the address data is provided outside the processor, and when the processor accesses a predetermined address space area, The processing device that outputs the held address data includes a plurality of bank registers (1 to 4) corresponding to the running level of the processing program (30) running on the processor, and a running level output from the processor (10). A multiplexer (6) is provided for switching the output of the bank register based on the running status signal (31) for each level, and the processing program sets address data in the bank register corresponding to the running level assigned to itself, The address conversion method is characterized in that the multiplexer switches to the set bank register and outputs address data based on the running status signal outputted by running the processing program.