JPS63223934A - Storage device for micro-processor - Google Patents
Storage device for micro-processorInfo
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- JPS63223934A JPS63223934A JP62058445A JP5844587A JPS63223934A JP S63223934 A JPS63223934 A JP S63223934A JP 62058445 A JP62058445 A JP 62058445A JP 5844587 A JP5844587 A JP 5844587A JP S63223934 A JPS63223934 A JP S63223934A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプロセッサの記憶装置に関し、特
に詳しく言うと、記憶手段を主記憶手段と複数の副記憶
手段とに分割し、主記憶手段と任、意の副記憶手段との
組合わせにより所望のアドレスを読みだすようにしてプ
ログラム容量を増加させたマイクロプロセッサの記憶装
置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a storage device for a microprocessor, and more specifically, a storage means is divided into a main storage means and a plurality of sub-storage means, and the main storage means The present invention relates to a storage device for a microprocessor in which the program capacity is increased by reading out a desired address by combining with an optional sub-storage means.
例えば８ビツトのマイクロプロセッサ（以下、ＣＰＵと
称する）で大容量のプログラムを使用したい時は、ＣＰ
Ｕが有する読出し専用記憶装置（以下ＲＯＭと称する）
以上に多数のＲＯＭを用意する必要がある。しかしなが
ら、ＣＰＵには１６ビツトのアドレスしかない場合は、
同時に多数のＲＯＭを動作させることはできない。For example, if you want to use a large-capacity program on an 8-bit microprocessor (hereinafter referred to as CPU), the CPU
Read-only storage device (hereinafter referred to as ROM) owned by U
It is necessary to prepare a large number of ROMs. However, if the CPU only has 16-bit addresses,
It is not possible to operate multiple ROMs at the same time.
そこで、１つのＲＯＭを同一のアドレスを持った複数の
ＲＯＭに分割し、それぞれのＲＯＭに異なった機能を持
たせておき、記憶管理ユニット（メモリ マネージメド
ン ユニット）により、ある処理に対してはあるＲＯＭ
を呼出し、別の処理に対しては別のＲＯＭを呼出すよう
にしてプログラム容量を増加することが行なわれている
。Therefore, one ROM is divided into multiple ROMs with the same address, each ROM has a different function, and a memory management unit (memory management unit) is used to ROM
In order to increase the program capacity, the program capacity is increased by calling a ROM and calling another ROM for another process.
この記憶管理ユニットによる方法は、ＣＰＵ自体が直接
使用できるアドレス空間は変わらないので、同時にその
アドレス空間に割当てられないプログラム間で関数を呼
出す場合、そのたびに記憶管理ユニットにアドレス空間
の割当てを変更するように指示しなければならず、処理
が繁雑になってしまう欠点がある。With this method using a storage management unit, the address space that can be directly used by the CPU itself does not change, so if a function is called between programs that cannot be allocated to that address space at the same time, the address space allocation is changed to the storage management unit each time. This has the disadvantage that it requires instructions to do so, which makes the process complicated.
そこでこの発明の目的は、簡単な構成でプログラム容量
を増加させるとともにその処理が容易なＣＰＵの記憶装
置を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a CPU storage device that has a simple configuration, increases program capacity, and facilitates processing.
この発明のＣＰＵの記憶装置は、ＣＰＵと、このＣＰＵ
にアドレスバスにより接続され、ＣＰＵの記憶容量の一
部を記憶し、ＣＰＵからのアドレスコードを一旦記憶す
る主記憶手段と、アドレスバスによりＣＰＵに接続され
、それぞれが主記憶手段の記憶容量の残り容量分で種々
のデータをアドレスコードとともに記憶する複数の副記
憶手段と、アドレスバスによりＣＰＵに接続され、ｃＰ
Ｕからのアドレスにしたがい該当する副記憶手段を選択
するメモリセレクタ手段とを備え、主記憶、手段と副記
憶手段のいずれか１つとにより所望のデータを取出すよ
うにしてプログラム容量を増加させたことを特徴とする
ものである。The CPU storage device of this invention includes a CPU and a storage device for the CPU.
A main memory means is connected to the CPU by an address bus and stores a part of the memory capacity of the CPU and temporarily stores an address code from the CPU. A plurality of sub-storage means for storing various data along with address codes according to the capacity, and a cP connected to the CPU by an address bus.
Memory selector means selects a corresponding sub-storage means according to an address from U, and the program capacity is increased by extracting desired data from either the main storage means or the sub-storage means. It is characterized by:
ＣＰＵから指示されたアドレスは一旦主記憶手段に送ら
れ、ここでそのアドレスがどの副記憶手段に該当してい
るかを識別し、その信号をメモリセレクタに送り、該当
する副記憶手段を動作させ、選択された副記憶手段と主
記憶手段とにより該当アドレスの呼出しを行なう。これ
により各副記憶手段はそれぞれ同一アドレスを持たせて
も、副記憶手段を切換えることにより副記憶手段ごとに
異なった情報を記憶させることができ、これら副記憶手
段の振分けをメモリセレクタ手段で行なう。The address instructed by the CPU is once sent to the main storage means, where it is identified which sub-storage means the address corresponds to, and the signal is sent to the memory selector to operate the corresponding sub-storage means. The corresponding address is called by the selected sub storage means and main storage means. As a result, even if each sub-storage means has the same address, different information can be stored in each sub-storage means by switching the sub-storage means, and the allocation of these sub-storage means is performed by the memory selector means. .
以下、この発明を図面に示す一実施例について説明する
。この実施例においては、ＣＰＵＩを計算機として用い
る場合を例にとっている。ＣＰＵ１にはアドレスバス２
により書込み読込み可能な主記憶手段３およびそれぞれ
が同一アドレス空間を占めているＲＯＭで構成された３
つの副記憶手段４，５．６が接続されている。副記憶手
段４は加算に関するデータが記憶され、副記憶手段５に
は減算に関するデータが記憶され、副記憶手段６に乗算
、除算そして自乗に関するデータが記憶されているもの
とする。An embodiment of the present invention shown in the drawings will be described below. In this embodiment, a case where a CPUI is used as a computer is taken as an example. Address bus 2 for CPU1
A main storage means 3 which can be written to and read by
Two sub-storage means 4, 5.6 are connected. It is assumed that the sub-storage means 4 stores data regarding addition, the sub-storage means 5 stores data regarding subtraction, and the sub-storage means 6 stores data regarding multiplication, division, and squaring.
主記憶手段３には、上述した各関数をエトンリーするた
めのエントリーアドレスと、その関数を備えている各副
記憶手段４，５．６を示すためのバンクコードがエント
リーアドレステーブルの形で記憶されている。主記憶手
段３に用意される各関数は、例えば第２図に示すような
フローチャートによって準備される。このフローチャー
トにおいて割込み禁止のステップを設けているのは、Ｃ
ＰＵＩの割込み処理のルーチン内で関数（Ｘ）を呼出す
場合に必要となるためである。ここで又は上述した加、
減、乗、除そして自乗のいずれが１つを意味する。主記
憶手段３はまた、現在選択されているバングすなわち副
記憶手段４，５．６を示すコードをセットしておく領域
を有しており、必要な時点で選択されている副記憶手段
のコードを検知し、副記憶手段の切換え時には必ず更新
するようにしておく。The main storage means 3 stores entry addresses for retrieving each of the above-mentioned functions, and bank codes for indicating each of the sub-memory means 4, 5.6 that are equipped with the functions, in the form of an entry address table. ing. Each function prepared in the main storage means 3 is prepared according to a flowchart as shown in FIG. 2, for example. In this flowchart, the step for disabling interrupts is provided by C.
This is because it is necessary when calling the function (X) within the PUI interrupt processing routine. In addition herein or above,
Subtraction, multiplication, division, and square all mean one. The main storage means 3 also has an area in which a code indicating the currently selected bang, that is, the sub storage means 4, 5, 6 is set, and the code of the selected sub storage means at a necessary time. is detected and updated whenever the sub-storage means is switched.
アドレスバス２には、ＣＰＵＩからのアドレスを解読す
るアドレスデコーダ７およびラッチ回路等で構成された
メモリセレクタ８が接続されている。アドレスデコーダ
７は、ＣＰＵＩからのアドレスにより、副記憶手段４，
５．６にそれぞれ共通なアドレスを解読するもので、共
通導線９を介してそれぞれ２人カアンドゲート１１．１
２．１３の一方の入力端子に接続されている。これらア
ンドゲート１１．１２．１３の出力側は副記憶手段４，
５．６にそれぞれ接続されている。アンドゲート１１．
１２゜１３の他方の入力側はメモリセレクタ８の３つの
出力端に導線１４．１５．１６によりそれぞれ接続され
ている。このメモリセレクタ８は、ＣＰＵＩからのアド
レスを受けた主記憶手段３により、そのアドレスコード
に該当する副記憶手段を識別する信号を受け、該当する
出力端子に信号を出すとともに、その状態を保持する。Connected to the address bus 2 is an address decoder 7 for decoding addresses from the CPUI, and a memory selector 8 comprising a latch circuit and the like. The address decoder 7 uses the address from the CPUI to control the sub-storage means 4,
5.6 to decode the respective common addresses, and connect the two people to each other via the common conductor 9 to the gate 11.1.
It is connected to one input terminal of 2.13. The output sides of these AND gates 11, 12, 13 are the sub-storage means 4,
5.6, respectively. ANDGATE 11.
The other input sides of 12 and 13 are connected to the three outputs of memory selector 8 by conductors 14, 15, and 16, respectively. This memory selector 8 receives a signal identifying the sub-memory means corresponding to the address code from the main memory means 3 which receives an address from the CPUI, outputs a signal to the corresponding output terminal, and maintains its state. .
次にこの記憶装置の動作を説明する。今、副記憶手段４
に記憶されている加算関数のうちのあるコード、例えば
アドレス４００１を呼出すとすると、ＣＰＵＩはこのア
ドレスと関数コードを主記憶手段３に送る。これにより
、主記憶手段３は記憶されているエントリーアドレステ
ーブルからその関数のエントリーアドレスとバンクすな
わちどの副記憶手段であるかを識別するとともに、現在
接続されている副記憶手段を確認し、切換えが必要な時
は、切換信号をメモリセレクタ８に送る。またアドレス
コードはアドレスデコーダ７に送られ、ここで、エント
リーアドレスを解読し、該当アドレス情報を出力する。Next, the operation of this storage device will be explained. Now, secondary storage means 4
When calling a certain code, for example address 4001, of the addition function stored in the CPU 3, the CPU sends this address and the function code to the main storage means 3. As a result, the main memory means 3 identifies the entry address and bank of the function from the stored entry address table, that is, which sub-memory means, and also confirms the currently connected sub-memory means and confirms that the switching is possible. When necessary, a switching signal is sent to the memory selector 8. The address code is also sent to the address decoder 7, which decodes the entry address and outputs the corresponding address information.
該当アドレスは、副記憶手段４，５．６にそれぞれ共通
であるので、各アンドケート１１．１２．１３の一方の
入力端子に信号が印加される。一方、メモリセレクタ８
においては、指示された関数機能を有する副記憶手段、
この場合は副記憶手段４を選択し、導線１４に信号を出
力する。これにより、アンドゲート１１のみが動作し。Since the relevant address is common to each of the sub-memory means 4, 5.6, a signal is applied to one input terminal of each AND gate 11.12.13. On the other hand, memory selector 8
In , a sub-storage means having a designated functional function,
In this case, the sub-storage means 4 is selected and a signal is output to the conducting wire 14. As a result, only the AND gate 11 operates.
その出力信号をメモリに印加し、この副記憶手段、のア
ドレス４００１を呼び出し、ＣＰＵＩにそのデータを送
る。The output signal is applied to the memory, the address 4001 of this sub-storage means is called up, and the data is sent to the CPUI.
同じアドレスでも関数が減算の場合は、副記憶手段５が
、そして乗算、除算、自乗の場合は、副記憶手段６が動
作し、それらのアドレス４００１を呼び出し、ＣＰＵＩ
にデータを送る。したがって、例えば６４にビットの記
憶容量の場合、半分の３２にビットを主記憶手段３で使
用し、残り３２にビットを各副記憶手段４，５．６にそ
れぞれ持たせれば。Even at the same address, if the function is subtraction, the sub-storage means 5 operates, and if the function is multiplication, division, or square, the sub-storage means 6 operates, calls those addresses 4001, and calls the CPU
Send data to. Therefore, for example, in the case of a storage capacity of 64 bits, half of the 32 bits can be used in the main storage means 3, and the remaining 32 bits can be stored in each of the sub-memory means 4, 5.6.
この実施例においては最大１２８にビットのアドレス空
間を形成することができる。In this embodiment, an address space of up to 128 bits can be formed.
上述実施例では、副記憶手段を３つ設けているが、これ
に限定されるものではなく、４つあるいはそれ以上の副
記憶手段を設け、更にアドレス空間を増加させることが
できる。In the above embodiment, three sub-storage means are provided, but the present invention is not limited to this, and four or more sub-storage means may be provided to further increase the address space.
以上のようにこの発明のＣＰＵの記憶装置は、ＣＰＵの
記憶容量の一部を記憶する主記憶手段と。As described above, the CPU storage device of the present invention serves as main storage means for storing part of the CPU's storage capacity.
それぞれがＣＰＵの記憶容量の残り容量分を有し、それ
ぞれ異なった種々のデータを記憶する複数の副記憶手段
とに分割し、ＣＰＵから指示されたアドレスを一旦主記
憶手段に送り、ここでそのアドレスがどの副記憶手段に
該当しているかを識別し、その信号をメモリセレクタ手
段に送り、該当する副記憶手段を動作させ１選択された
副記憶手段と主記憶手段とにより該当アドレスの呼出し
を行なうものである。これにより各副記憶手段はそれぞ
れ同一アドレスを持たせても、副記憶手段を切換えるこ
とにより副記憶手段ごとに異なった情報を記憶させるこ
とができ、プログラム容量を増加させることができる。It is divided into a plurality of sub-memory means each having the remaining memory capacity of the CPU and each storing a variety of different data, and the address instructed by the CPU is sent to the main memory means, where it is stored. It identifies which sub-storage means the address corresponds to, sends the signal to the memory selector means, operates the corresponding sub-storage means, and calls the corresponding address by the selected sub-storage means and main storage means. It is something to do. As a result, even if each sub-storage means has the same address, by switching the sub-storage means, different information can be stored in each sub-storage means, and the program capacity can be increased.
第１図はこの発明の一実施例を示すブロック線図、第２
図は関数を設定するためのフローチャートである。
図面において、１はＣＰＵ、２はアドレスバス、３は主
記憶手段、４，５．６は副記憶手段、７はアドレスデコ
ーダ、８はメモリセレクタ、１１．１２゜１３はアンド
ゲートである。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG.
The figure is a flowchart for setting functions. In the drawing, 1 is a CPU, 2 is an address bus, 3 is a main storage means, 4, 5.6 are sub storage means, 7 is an address decoder, 8 is a memory selector, and 11.12.degree. 13 is an AND gate.
Claims (2)
にアドレスバスにより接続され前記マイクロプロセッサ
の記憶容量の一部を記憶し、前記マイクロプロセッサか
らのアドレスコードを一旦記憶する主記憶手段と、前記
アドレスバスにより前記マイクロプロセッサに接続され
、それぞれが前記記憶容量の残り容量分で種々のデータ
をアドレスコードとともに記憶する複数の副記憶手段と
、前記アドレスバスにより前記マイクロプロセッサに接
続され、前記マイクロプロセッサからのアドレスにした
がい該当する前記副記憶手段を選択するメモリセレクタ
手段とを備え、前記主記憶手段と前記副記憶手段のいず
れか１つとにより所望のデータを取出すようにしてプロ
グラム容量を増加させたことを特徴とするマイクロプロ
セッサの記憶装置。(1) A microprocessor, a main storage means connected to the microprocessor via an address bus, which stores a part of the memory capacity of the microprocessor, and temporarily stores an address code from the microprocessor; a plurality of sub-storage means connected to the microprocessor, each storing various data along with an address code in the remaining capacity of the storage capacity; Accordingly, the program capacity is increased by comprising a memory selector means for selecting the corresponding sub-storage means, and by extracting desired data from either the main storage means or the sub-storage means. microprocessor storage device.
クタ手段は、該当する前記副記憶手段を選択しその状態
を保持するラッチ回路と、前記マイクロプロセッサから
のアドレスを解読し、前記各副記憶手段の該当アドレス
を指定する信号を出力するアドレスデコーダと、前記ラ
ッチ回路と前記アドレスデコーダの各出力信号がともに
印加された時、該当する前記副記憶手段を動作させるた
めのゲート回路とを有することを特徴とするマイクロプ
ロセッサの記憶装置。(2) In claim 1, the memory selector means includes a latch circuit that selects and maintains the state of the corresponding sub-memory means, and a latch circuit that decodes the address from the microprocessor, and The device comprises an address decoder that outputs a signal specifying a corresponding address of the means, and a gate circuit that operates the corresponding sub-storage means when each output signal of the latch circuit and the address decoder is applied. A microprocessor storage device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058445A JPS63223934A (en) | 1987-03-13 | 1987-03-13 | Storage device for micro-processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058445A JPS63223934A (en) | 1987-03-13 | 1987-03-13 | Storage device for micro-processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63223934A true JPS63223934A (en) | 1988-09-19 |
Family
ID=13084601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62058445A Pending JPS63223934A (en) | 1987-03-13 | 1987-03-13 | Storage device for micro-processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63223934A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5473533A (en) * | 1977-11-24 | 1979-06-12 | Casio Comput Co Ltd | Extending system for system program |
-
1987
- 1987-03-13 JP JP62058445A patent/JPS63223934A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5473533A (en) * | 1977-11-24 | 1979-06-12 | Casio Comput Co Ltd | Extending system for system program |
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