JPH06161880A - Arbitrary editing circuit for address decode - Google Patents

Abstract

PURPOSE:To provide the arbitrary editing circuit for decoding the address of a multi-functional memory not to lower processing efficiency concerning the circuit for arbitrarily editing the address decode of the memory when performing access from a processor to plural multi-functional memories. CONSTITUTION:This circuit is provided with a processor 10 for performing data processing, plural mult-functional memories 21-2n and address decoders 31-3n composed of memory address setting circuits 30A for setting addresses used for the plural multi-functional memories 21-2n and address comparator circuits 30B for performing the enable control of multi-functional memories 21-2n by comparing the set address set in the memory address setting circuit 30A with an address designated by the processor 10, and the editing of a memory map is arbitrarily performed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は処理装置から複数の多面
化されたメモリにアクセスするときのメモリのアドレス
デコードを任意に編集する回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for arbitrarily editing address decoding of a memory when accessing a plurality of multifaceted memories from a processing device.

【０００２】例えば、処理装置（以下ＣＰＵと称する）
を使用した監視装置は、その機能が高度化、複雑化して
きており、そこで使用するメモリや入出力装置の容量も
ＣＰＵのもつアドレッシングでは不足する状態が生ずる
ようになってきている。For example, a processing device (hereinafter referred to as CPU)
The function of the monitoring device using the CPU is becoming more sophisticated and complicated, and the capacity of the memory and the input / output device used therein is becoming insufficient by the addressing of the CPU.

【０００３】このような容量の不足を解消するために、
メモリや入出力装置のアドレスブロックを複数の面で構
成することにより、多面化し容量不足を解消している。
このような多面化した面間でＣＰＵが処理を実行すると
き、処理効率の高いアドレスデコードの任意編集回路が
要求されている。In order to solve such a shortage of capacity,
By constructing the address blocks of the memory and the input / output device from multiple planes, the number of planes is increased and the lack of capacity is eliminated.
When the CPU executes processing between such multifaceted surfaces, an arbitrary edit circuit for address decoding with high processing efficiency is required.

【０００４】[0004]

【従来の技術】図４は従来例を説明するブロック図を示
す。図はメモリを５１２Ｋｂｙｔｅの３面のランダムア
クセスメモリ（以下ＲＡＭと称する）２１Ａ〜２３Ａか
ら構成した例である。図中の１０はＣＰＵ、４０はバン
クレジスタである。2. Description of the Related Art FIG. 4 shows a block diagram for explaining a conventional example. The figure shows an example in which the memory is composed of three 512-byte random access memories (hereinafter referred to as RAM) 21A to 23A. In the figure, 10 is a CPU and 40 is a bank register.

【０００５】図５は多面化したメモリマップの構成例で
ある。（Ａ）は多面化する前のメモリマップを示す。こ
こでは、アドレスが０００００〜７ＦＦＦＦの５１２Ｋ
ｂのＲＡＭ２１Ａと、アドレスが８００００〜ＦＦＦＦ
Ｆの５１２Ｋｂのリードオンリメモリ（以下ＲＯＭと称
する）２０Ａから構成した例である。FIG. 5 shows an example of the structure of a multi-faceted memory map. (A) shows a memory map before being multifaceted. Here, the address is 00000 to 7FFFF and is 512K.
RAM 21A of b and the address is 80,000 to FFFF
In this example, the read-only memory (hereinafter referred to as ROM) 20A of 512 Kb of F is used.

【０００６】（Ｂ）は多面化した時のメモリマップを示
し、ＲＡＭ２１Ａの他に、ＲＡＭ２２Ａ、２３Ａを使用
した例である。このようにして構成したＲＡＭ２１Ａ〜
２３Ａをバンクと称する。FIG. 3B shows a memory map when the number of faces is increased, and is an example in which RAMs 22A and 23A are used in addition to the RAM 21A. The RAM 21A configured in this way
23A is called a bank.

【０００７】ここでＲＡＭ２１Ａ〜２３ＡにＣＰＵ１０
からアクセスする場合、ＣＰＵ１０から図４に示すバン
クレジスタ４０に、ＲＡＭ２１Ａ〜２３Ａの何れをアク
セスするかを指示し、バンクレジスタ４０は使用するＲ
ＡＭ２１Ａ〜２３Ａの１つに面切替信号（チップイネー
ブル信号）ＣＥを出力し、面切り替えを行う。Here, the CPU 10 is stored in the RAMs 21A to 23A.
When accessing from the CPU 10, the CPU 10 instructs the bank register 40 shown in FIG. 4 which of the RAMs 21A to 23A is to be accessed, and the bank register 40 uses the R to be used.
A surface switching signal (chip enable signal) CE is output to one of the AMs 21A to 23A to perform surface switching.

【０００８】[0008]

【発明が解決しようとする課題】上述の従来例におい
て、多面化されたＲＡＭ２１Ａ〜２３Ａでデータの転送
を行う場合、１バイト（ワード）毎に面切り替えを行う
ことが必要である。In the above-mentioned conventional example, when data is transferred in the multi-faceted RAMs 21A to 23A, it is necessary to switch faces for each byte (word).

【０００９】例えば、ＲＡＭ２１ＡのデータをＲＡＭ２
２Ａに転送する場合は次の処理となる。 バンクを切り替える。For example, the data in the RAM 21A is transferred to the RAM 2
In the case of transferring to 2A, the following processing is performed. Switch banks.

【００１０】 ＲＡＭ２１ＡからＤＡＴＡ ＲＥＡＤ
を行う。 バンクを切り替える。 ＲＡＭ２２ＡにＤＡＴＡ ＷＲＩＴＥを行う。From RAM 21A to DATA READ
I do. Switch banks. DATA WRITE is performed on the RAM 22A.

【００１１】このような処理を１バイトごとに行うこと
が必要であるので、大容量のデータの転送を行う際、そ
の処理能力が大きく低下することになる。本発明は処理
装置により、処理装置のアドレッシング以上のメモリ容
量のデータ処理を行う場合に、処理効率を低下させるこ
とのない多面化されたメモリのアドレスデコードの任意
編集回路を実現しようとする。Since it is necessary to perform such processing for each byte, the processing capacity of a large amount of data is greatly reduced. The present invention intends to realize an arbitrary edit circuit for address decoding of a multi-faceted memory that does not reduce the processing efficiency when the processing device performs data processing with a memory capacity larger than the addressing of the processing device.

【００１２】[0012]

【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０はデータ処理を行
うＣＰＵであり、２１〜２ｎは複数の多面化されたメモ
リであり、３１〜３ｎは複数の多面化されたメモリ２１
〜２ｎが使用するアドレスを設定するメモリアドレス設
定回路３０Ａと、メモリアドレス設定回路３０Ａに設定
した設定アドレスと処理装置１０が指定するアドレスを
比較して、多面化されたメモリ２１〜２ｎのイネーブル
制御を行うアドレス比較回路３０Ｂよりなるアドレスデ
コーダであり、かかる手段によりメモリマップの編集を
任意に行う。FIG. 1 is a block diagram for explaining the principle of the present invention. In the figure, 10 is a CPU for processing data, 21 to 2n are a plurality of multifaceted memories, and 31 to 3n are a plurality of multifaceted memories 21.
Memory address setting circuit 30A for setting the address used by ~ 2n, and the address set by the memory address setting circuit 30A and the address specified by the processor 10 are compared to enable control of the multi-sided memories 21-2n. This is an address decoder composed of the address comparison circuit 30B for performing the above. The memory map is arbitrarily edited by such means.

【００１３】[0013]

【作用】ＣＰＵ１０により、ＣＰＵ１０のアドレッシン
グ以上のメモリ容量のデータ処理を行う場合に、メモリ
を多面化してその容量を増加させる。When the CPU 10 performs data processing with a memory capacity larger than the addressing of the CPU 10, the memory is multifaceted to increase its capacity.

【００１４】この多面化したメモリ２１〜２ｎをアクセ
スするとき、アドレスデコーダ３１〜３ｎのアドレス設
定回路３０Ａにメモリ２１〜２ｎが使用するアドレス範
囲を設定しておき、ＣＰＵ１０が指定するアドレスとア
ドレス設定回路３０Ａに設定したアドレスをアドレス比
較回路３０Ｂで比較し、使用するメモリ２１〜２ｎの中
の１つをイネーブル状態としてデータの入出力を行う。When accessing the multifaceted memories 21 to 2n, the address range used by the memories 21 to 2n is set in the address setting circuit 30A of the address decoders 31 to 3n, and the address and the address setting designated by the CPU 10 are set. The addresses set in the circuit 30A are compared by the address comparison circuit 30B, and one of the memories 21 to 2n to be used is enabled and data is input / output.

【００１５】また、アドレス設定回路３０Ａに設定する
アドレスはＣＰＵ１０から任意の値に設定できるので、
多面化したメモリ２１〜２ｎの任意のバンクを使用する
ことが可能となるとともに、処理能力を低下させること
なくバンク間のデータの転送が可能となる。Since the address set in the address setting circuit 30A can be set to any value by the CPU 10,
It is possible to use an arbitrary bank of the multi-faceted memories 21 to 2n, and it is possible to transfer data between the banks without lowering the processing capacity.

【００１６】[0016]

【実施例】図２は本発明の実施例を説明するブロック図
である。図はメモリとして３面のＲＡＭを使用する例で
ある。図中の１０はＣＰＵであり、２１Ａ〜２３ＡはＲ
ＡＭであり、３１〜３３はアドレスデコーダである。FIG. 2 is a block diagram illustrating an embodiment of the present invention. The figure shows an example in which a three-sided RAM is used as a memory. In the figure, 10 is a CPU, and 21A to 23A are R
AM, and 31 to 33 are address decoders.

【００１７】また、原理図で設定したアドレス設定回路
３０Ａとして、Ａレジスタ３１ａ、Ｂレジスタ３２ａ、
加算回路３３ａ、アドレス比較回路３０Ｂとして、比較
回路３１ｂ、３２ｂ、論理積回路（以下ＡＮＤ回路と称
する）３３ｂから構成した例である。ここでは、アドレ
スデコーダ３１のみの構成を示しているが、アドレスデ
コーダ３２、３３の構成もアドレスデコーダ３１の構成
と同じである。As the address setting circuit 30A set in the principle diagram, an A register 31a, a B register 32a,
In this example, the adder circuit 33a and the address comparison circuit 30B are composed of comparison circuits 31b and 32b and an AND circuit (hereinafter referred to as an AND circuit) 33b. Although only the configuration of the address decoder 31 is shown here, the configurations of the address decoders 32 and 33 are the same as the configuration of the address decoder 31.

【００１８】図３は本発明の実施例のメモリマップ構成
の例を示す。（Ａ）はＲＡＭ２１Ａ〜２３Ａが使用する
アドレスの先頭アドレス（ベースアドレス）とそのデコ
ードサイズを示す。ここでＲＡＭ２１Ａはベースアドレ
スが０００００であり、デコードサイズは３ＦＦＦＦの
２５６Ｋｂであり、ＲＡＭ２２Ａはベースアドレス４０
０００であり、デコードサイズは１ＦＦＦＦの１２８Ｋ
ｂであり、ＲＡＭ２３Ａはベースアドレス６００００で
あり、デコードサイズは１ＦＦＦＦの１２８Ｋｂであ
る。FIG. 3 shows an example of the memory map configuration of the embodiment of the present invention. (A) shows the start address (base address) of the addresses used by the RAMs 21A to 23A and its decode size. Here, the RAM 21A has a base address of 00000, the decode size is 256 kb of 3FFFF, and the RAM 22A has a base address of 40Kb.
000, and the decoding size is 128K with 1FFFF
b, the RAM 23A has a base address of 60000, and the decoding size is 128 Kb of 1FFFF.

【００１９】（Ｂ）は実際のＲＡＭ２１Ａ〜２３Ａが使
用するアドレスを図示したものである。また、ＲＡＭ２
１Ａ〜２３Ａの他にＲＯＭ２０Ａとして８００００から
〜ＦＦＦＦＦの５１２Ｋｂをもっており、ここにはＣＰ
Ｕ１０が処理を実行するためのプログラムが書き込まれ
ている。(B) shows the addresses used by the actual RAMs 21A-23A. In addition, RAM2
In addition to 1A to 23A, ROM 20A has 80000 to 512 Kb of FFFFF.
A program for the U10 to execute the processing is written.

【００２０】図３の条件での図２の動作を説明する。 アドレスデコーダ３１〜３３のＡレジスタ３１ａに
それぞれのメモリがデコードするベースアドレスがＣＰ
Ｕ１０によりセットされる。ここでは、ＲＡＭ２１Ａ〜
２３Ａに０００００、４００００、６００００がセット
される。The operation of FIG. 2 under the condition of FIG. 3 will be described. The base addresses decoded by the respective memories are stored in the A register 31a of the address decoders 31 to 33 as CP.
Set by U10. Here, RAM 21A-
23A is set to 00000, 40,000 and 60,000.

【００２１】 アドレスデコーダ３１〜３３のＢレジ
スタ３２ａにそれぞれのメモリのデコードを行うデコー
ドサイズがＣＰＵ１０によりセットされる。ここでは、
ＲＡＭ２１Ａ〜２３Ａに３ＦＦＦＦ、１ＦＦＦＦ、１Ｆ
ＦＦＦがセットされる。The CPU 10 sets the decode size for decoding each memory in the B register 32a of the address decoders 31 to 33. here,
3FFFF, 1FFFF, 1F in RAM21A-23A
FFF is set.

【００２２】 加算回路３３ａによりＡレジスタ３１
ａにセットされた値とＢレジスタ３２ａにセットされた
値の加算を行う。加算結果はデコードをおこなうアドレ
ッシングブロックの最大アドレスを示し、ここでは、３
ＦＦＦＦ、５ＦＦＦＦ、７ＦＦＦＦとなる。The adder circuit 33 a controls the A register 31.
The value set in a and the value set in the B register 32a are added. The addition result indicates the maximum address of the addressing block to be decoded.
FFFF, 5FFFF, and 7FFFF.

【００２３】 ＣＰＵ１０から出力されるアドレスバ
スのアドレスとＡレジスタ３１ａにセットしたベースア
ドレスとを比較回路３１ｂで比較し、ベースアドレスよ
り、アドレスバスからのアドレスが大きい場合には
「１」が出力される。The comparison circuit 31b compares the address of the address bus output from the CPU 10 with the base address set in the A register 31a, and when the address from the address bus is larger than the base address, "1" is output. It

【００２４】 ＣＰＵ１０から出力されるアドレスバ
スのアドレスと加算回路３３ａの加算結果とを比較回路
３２ｂで比較し、加算回路３３ａの加算結果の最大アド
レスより、アドレスバスからのアドレスが小さい場合に
は「１」が出力される。The comparison circuit 32b compares the address of the address bus output from the CPU 10 with the addition result of the addition circuit 33a. If the address from the address bus is smaller than the maximum address of the addition result of the addition circuit 33a, " 1 ”is output.

【００２５】 比較回路３１ｂ、比較回路３２ｂから
同時に「１」が出力されたときのみＡＮＤ回路３３ｂの
出力が「１」となり、この「１」がＲＡＭ２１Ａ〜２３
Ａに対するチップイネーブル信号ＣＥとなる。すなわ
ち、「１」が出力されたアドレスデコーダ３１〜３３に
対応するＲＡＭ２１Ａ〜２３Ａのみがイネーブルとな
り、ＣＰＵ１０からのデータを入出力する。The output of the AND circuit 33b becomes "1" only when "1" is simultaneously output from the comparison circuit 31b and the comparison circuit 32b, and this "1" is RAMs 21A to 23.
It becomes the chip enable signal CE for A. That is, only the RAMs 21A to 23A corresponding to the address decoders 31 to 33 to which "1" is output are enabled and the data from the CPU 10 is input / output.

【００２６】例えば、ＣＰＵ１０からアドレス０５００
０が出力されると、アドレスデコーダ３１から「１」が
出力されＲＡＭ２１Ａがイネーブル状態となり、アドレ
ス４５０００が出力されるとアドレスデコーダ３２から
「１」が出力されＲＡＭ２２Ａがイネーブル状態とな
り、アドレス６５０００が出力されるとアドレスデコー
ダ３３から「１」が出力されＲＡＭ２３Ａがイネーブル
状態となることにより、イネーブル状態となったＲＡＭ
がアクセスされる。For example, from CPU 10 address 0500
When 0 is output, "1" is output from the address decoder 31 and the RAM 21A is enabled. When address 45000 is output, "1" is output from the address decoder 32 and the RAM 22A is enabled, and address 65000 is output. Then, "1" is output from the address decoder 33 and the RAM 23A is enabled, so that the RAM enabled.
Is accessed.

【００２７】ここで、ＲＡＭ２１ＡのデータをＲＡＭ２
２Ａに転送する場合は次の処理となる。 ＲＡＭ２１ＡのＤＡＴＡをＲＡＭ２２ＡにＤＡＴＡ
ＷＲＩＴＥする。Here, the data in the RAM 21A is transferred to the RAM 2
In the case of transferring to 2A, the following processing is performed. DATA of RAM21A to DATA of RAM22A
WRITE.

【００２８】従来例では、この動作を４ステップの処理
で実行するが、本発明の実施例によると１ステップの処
理で実行することが可能となる。Ａレジスタ、Ｂレジス
タにセットするベースアドレス、デコードサイズはＣＰ
Ｕから任意に設定することが可能であるので、ＣＰＵが
実行する処理に最適のベースアドレス、デコードサイズ
をＲＡＭに設定することにより、ＲＡＭのバンクを有効
に利用することができる。In the conventional example, this operation is executed in the process of 4 steps, but according to the embodiment of the present invention, it is possible to execute the operation in the process of 1 step. The base address set in the A and B registers and the decode size is CP
Since it can be arbitrarily set from U, the bank of the RAM can be effectively used by setting the optimum base address and decoding size for the processing executed by the CPU in the RAM.

【００２９】[0029]

【発明の効果】本発明によれば、多面化されたメモリの
任意のバンクを処理装置からの設定により、自由に指定
して使用することが可能となり、データ転送時に１バイ
トごとの面切り替えが必要でなくなることから、その処
理に要する時間を約５０％短縮することができる。According to the present invention, it is possible to freely specify and use an arbitrary bank of a multi-sided memory by setting from the processing device, and to switch the surface for each byte at the time of data transfer. Since it is not necessary, the time required for the processing can be shortened by about 50%.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の原理を説明するブロック図FIG. 1 is a block diagram illustrating the principle of the present invention.

【図２】 本発明の実施例を説明するブロック図FIG. 2 is a block diagram illustrating an embodiment of the present invention.

【図３】 本発明の実施例のメモリマップ構成の例FIG. 3 is an example of a memory map configuration according to an embodiment of the present invention.

【図４】 従来例を説明するブロック図FIG. 4 is a block diagram illustrating a conventional example.

【図５】 多面化したメモリマップ構成例FIG. 5: Example of multi-faceted memory map configuration

【符号の説明】[Explanation of symbols]

１０ 処理装置 ２１〜２ｎ メモリ ２０Ａ ＲＯＭ ２１Ａ〜２３Ａ ＲＡＭ ３１〜３ｎ アドレスデコーダ ３０Ａ メモリアドレス設定回路 ３０Ｂ アドレス比較回路 ３１ａ Ａレジスタ ３２ａ Ｂレジスタ ３３ａ 加算回路 ３１ｂ、３２ｂ 比較回路 ３３ｂ ＡＮＤ回路 ４０ バンクレジスタ 10 processing device 21-2n memory 20A ROM 21A-23A RAM 31-3n address decoder 30A memory address setting circuit 30B address comparison circuit 31a A register 32a B register 33a addition circuit 31b, 32b comparison circuit 33b AND circuit 40 bank register

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 処理装置（１０）から複数の多面化され
たメモリ（２１〜２ｎ）にアクセスするときのアドレス
デコードを任意に行う回路であって、 データ処理を行う処理装置（１０）と、 複数の多面化されたメモリ（２１〜２ｎ）と、 前記複数の多面化されたメモリ（２１〜２ｎ）が使用す
るアドレスを設定するメモリアドレス設定回路（３０
Ａ）と、前記メモリアドレス設定回路（３０Ａ）に設定
した設定アドレスと前記処理装置（１０）が指定するア
ドレスを比較して、前記多面化されたメモリ（２１〜２
ｎ）のイネーブル制御を行うアドレス比較回路（３０
Ｂ）よりなるアドレスデコーダ（３１〜３ｎ）を備え、 メモリマップの編集を任意に行うことを特徴とするアド
レスデコードの任意編集回路。1. A processing device (10) for arbitrarily performing address decoding when accessing a plurality of multi-faceted memories (21-2n) from the processing device (10), A plurality of multifaceted memories (21 to 2n) and a memory address setting circuit (30) for setting an address used by the plurality of faceted memories (21 to 2n).
A) is compared with a setting address set in the memory address setting circuit (30A) and an address designated by the processing device (10), and the multi-sided memory (21-2
n) enable control circuit (30) for performing enable control
An arbitrary edit circuit for address decoding, comprising an address decoder (31 to 3n) consisting of B) and arbitrarily editing a memory map.