JPH03210818A - 消去可能な不揮発性記憶セル、プログラマブル論理装置のアレイ接続スイッチ素子、及びプログラマブル論理装置 - Google Patents

消去可能な不揮発性記憶セル、プログラマブル論理装置のアレイ接続スイッチ素子、及びプログラマブル論理装置

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JPH03210818A
JPH03210818A JP2292205A JP29220590A JPH03210818A JP H03210818 A JPH03210818 A JP H03210818A JP 2292205 A JP2292205 A JP 2292205A JP 29220590 A JP29220590 A JP 29220590A JP H03210818 A JPH03210818 A JP H03210818A
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floating gate
programming
signal line
transistors
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JP2292205A
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Bruce A Doyle
ブルース・アンドリュー・ドイル
Randy C Steele
ランディ・チャールズ・スティール
Safoin A Raad
サフォイン・アサッフ・ラード
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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    • G11C—STATIC STORES
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、一般に集積回路、特に電気的に消去可能な
プログラマブル・リード・オンリイ・メモリ回路に関す
るものである。
［従来の技術］ 電気的に消去可能なプログラマブル・リード・オンリイ
・メモリ（ＥＥＰＲＯＭ　）には、エレクトロニクス産
業において様々な用途がある。ＥＥＰＲＯＭは、マイク
ロコンピュータ・システムおよびコントローラと一緒に
使用されるようなスタンド・アロン（〆Ｌａｎｄ　ａｌ
ｏｎｅ）　・メモリとして使用できる。　ＥＥＰＲＯＭ
は種々の型式のユーザ・プログラマブル装置（これの多
くは一般にフィールド・プログラマブル論理装置と云わ
れている）として実施されることができる。
ＥＥＰＲＯＭセルは、成る種のプログラマブル論理装置
に使用されてその形成情報を記憶するのに使用できる。
ＥＥＰＲＯＭセルはまた、プログラマブル論理アレイに
使用されるようなＡＮＤ−ＯＲアレイ中のスイッチ接続
及び同様な仕方でプログラミングされるもっと精巧なデ
バイスを定めるのに使用される。
ＥＥＰＲＯＭセル（その各々が１メモリ・ビットを含む
）は、高電圧信号を使用してＯＮにプログラミングされ
ることにより電荷をフローティング・ゲートに注入する
。　ＥＥＰＲＯＭは、高電圧信号の極性を反転すること
によりＯＦＦにプログラミングされかつフローティング
・ゲートから電荷を除く。
度プログラミングされると、フローティング・ゲートに
おける電荷はフローティング・ゲート素子を電界効果ト
ランジスタとして働かせ、この電界効果トランジスタは
ＯＮ又はＯＦＦにスイッチングされたま＼になる。
ＥＥＰＲＯＮセルをプログラミングするのに必要な高い
電圧のために、この高い電圧がまた印加される、装置の
他の部分中に物理的に大きいトランジスタを必要とする
。この大型トランジスタは、周知のように熱電子効果及
びパンチスルーを避けるのに必要である、小型トランジ
スタよりも遅い速度で作動して装置の全動作速度を低下
させる。
フローティング　ゲート・トランジスタをアクセスする
のに使用された読み出し／書き込みトランジスタは、高
いプログラミング電圧を扱えなければならないトランジ
スタである。サイズが大きいことに加えて、上述したト
ランジスタをドライブするのに使用された回路はＮチャ
ネル技術を使用して製造されなければならない、　Ｃ８
０５回路は、使用される高電圧がドライブ回路をラッチ
アップ（１ａｔｃｈ−ｕｐ）問題に感じ易くするので、
読み出し／書き込みトランジスタをドライブするのに使
用できない、Ｎチャネル技術がドライブ回路に使用され
るので、通常動作中読み出し／書き込みトランジスタを
ＯＮにするのに印加され得る最大信号はＶ　ｃｃ　　Ｖ
ｔｎである。この低いドライブ電圧は。
読み出し／書き込みトランジスタの信号マージンを小さ
くしかつ動作を遅くすることになる。■。、へ戻る信号
を上げるのにブートストラップを使用できるが、必要な
回路は遅れを加える。
現在のＥＥＰＲＯＭセルの設計によれば、特にプログラ
マブル論理装置のＡＮＤ−ＯＲアレイに使用される場合
に、不所望な容量性負荷を生じ、この容量性負荷はプロ
グラマブル論理装置のスイッチング時間を長引かせてそ
の性能を低下させる。
従って、上述した多くの重要な制限を克服するＥＥＰＲ
ＯＭセルを提供することが望ましい。そのようなセルが
現在のプロセス技術と両立できながら改良した性能を提
供することが望ましい。
従って、この発明の目的は、性能が改良されたＥＥＰＲ
ＯＭセルを提供することである。
この発明の他の目的は、プログラマブル論理装置に使用
するのに適するそのようなＥＥＰＲＯＭセルを提供する
ことである。
この発明の更に他の目的は、プログラマブル論理装置内
のＡＮＤ−ＯＲアレイに使用するのに適するようなＥＥ
ＰＲＯＭセルを提供することが望ましい。
［発明の要約］ 従って、この発明によれば、プログラマブル論理装置に
使用するのに適するＥＥＰＲＯＨセルは３個のトランジ
スタを含む。フローティング・ゲート・トランジスタは
、そのフローティング・ゲートに貯えた電荷を使用して
プログラマブルを保つのに使用される。読み出しトラン
ジスタは、フローティング・ゲート　トランジスタと出
力信号ラインの間に接続されかつ７０−ティング・ゲー
ト・トランジスタに貯えた値をアクセスするために使用
される。書き込みトランジスタは、読み出しトランジス
タとは反対側でフローティング・ゲート・トランジスタ
に接続されかつフローティング・ゲート・トランジスタ
をプログラミングする時に使用される。書き込みトラン
ジスタ及びその関連制御回路は、クローライング・ゲー
ト・トランジスタに必要な高いプログラミング電圧を扱
うように製造される。読み出しトランジスタ及びその関
連ドライブ回路は、高いプログラミング電圧を扱う必要
がなくかつ小さくて速い素子を使って製造されることが
できる。
第１図は、プログラマブル論理装置１０の＾ＮＤ−ＯＲ
Ｎシーの一部を示す、入力信号ライン１２゜１４は、チ
ップ外から供給された入力信号を伝送する。入力信号ラ
イン１２．１４はそれぞれ人力バッファ１６．１８に接
続されている。各入力バッファ１６．１８はそれぞれ真
信号ライン２０゜２２及び補数信号ライン２４．２６を
提供する。
２本の入力信号ライン１２．１４及び２個の入力バッフ
ァ１６．１８だけを第１図に示したが、実際の装置には
もっと沢山の入力信号ラインや入力バッファがある。
各信号ライン２０．２４，２２．２６はそれぞれ列ライ
ン２８，３０，３２．３４に接続されている。信号ＲＯ
Ｗ、ＲＯＩＩＩＢが示された列ライン２８゜３０は、入
力信号ライン１２における入力信号で決められた相補信
号を伝送する。同様に、列ライン３２．３４は、入力信
号ライン１４における入力信号で決められた相補信号を
含む、入力信号に加えて、他の列ラインを使用して出力
レジスタ（図示せず）から帰還信号を伝送できる。
積信号ライン３６は、全ての列ライン２８〜３４と交差
しかつ読み出し増幅器３８をドライブする。この読み出
し増幅器３８は出力信号ＰＴを発生する。１本の積信号
ライン３６だけを図示したが、実際の装置にはそのよう
な積信号ラインがもっと沢山含まれていることを理解さ
れたい。代表的な実際の装置は、例えば４４本の列ライ
ン及び１２２本の積信号ラインを含む。
周知のように、積信号ライン３６に得られる積信号は、
列ライン２８〜３４と積信号ライン３６の間に作られた
プログラムド接続によって決定される。これら接続は、
トランジスタ・スイッチを使うことによりこれらライン
の交点に作られる。
フィールド・プログラマブル論理装置では、代表的なト
ランジスタ・スイッチはＥＥＰＲＯＭセルを含み、この
ＥＥＰＲＯＮセルは特定の点に接続が作られ、或は作ら
れないためにそれぞれＯＮ、ＯＦＦにプログラミングさ
れる。　ＥＥＦＲＯＭセルは代表的な例では対で構成さ
れ、ＥＥＰＲＯＮセル対４０．４２は２個のスイッチを
有しかつ１本の積信号ライン３６と２本の例ライン（信
号ＲＯＷ用及び信号ＲＯＷＢ用）との間の接続を決定す
るようにプログラミングされる。
上剥では、４４本の列ライン（２２対）及び１２２本の
積信号ラインを有する装置はＡＮＤ−ＯＲアレイ中に２
６８４対のＥＥＰＲＯＭセルを含む。
第２図は、従来技術で使用されたようなＥＥＦＲＯＭセ
ル対４０を示す、フローティング・ゲート素子例えばフ
ローティング・ゲート・トランジスタ４４．４６は積信
号ライン３６に接続されている。
各フローティング・ゲート・トランジスタ４４゜４６は
、プログラミング電源電圧ライン５０に容量結合された
フローティング・ゲート・ノード４８を含む。読み出し
／書き込みトランジスタ５２．５４はそれぞれフローテ
ィング・ゲート・トランジスタ４４．４６と積グランド
信号ライン５６との間に接続されている。
７０−ティング・ゲート・トランジスタ４４゜４６の通
常動作中、信号ライン５６は素子グランドに接続されて
いる。信号ＲＯＷ、ＲＯＷＢはそれぞれトランジスタ５
２．５４をスイッチングするのに使用される。上述した
ように、信号ＲＯＷとＲｏｌｌが相補信号であるので、
トランジスタ５２と５４は、これらのうちの一方だけが
常にＯＮにスイッチングされる。
周知のように、フローティング・ゲート・トランジスタ
４４．４６は、それぞれのノード４８に電荷を貯えるこ
とによってＯＮにプログラミングされる。もしフローテ
ィング・ゲート・トランジスタ４４がＯＮにプログラミ
ングされかつ信号ＲＯＷが高レベルにあれば、積信号ラ
イン３６はフローティング　ゲート　トランジスタ４４
及びトランジスタ５２を介してグランドに接続される。
もしフローティング　ゲート・トランジスタ４４がＯＦ
Ｆにプログラミングされるならば、このフローティング
・ゲート・トランジスタ４４は不導通であり、そして積
信号ライン３６はグランドに接続されない。フローティ
ング・ゲート・トランジスタ４６及びトランジスタ５４
も同様に作動する。
薄いゲート酸化物を通してノード４８に電荷をトンネリ
ングすることによってフローティング・ゲート・トラン
ジスタ４４はＯＮにプログラミングされる。これは、信
号ＲＯＷ及びＰＴＧをスーパー電圧にドライブしながら
信号ＭＣに０をグランド電位にドライブすることにより
、行われる。なお、スーパー電圧とはプログラミング論
理装置の通常動作電圧よりもかなり高い電圧のことであ
り、例えば５ボルトの電源電圧を使って通常動作するプ
ログラミング論理装置における代表的なスーパー電圧は
１２ボルト〜１８ボルトである。
信号ＮＣにＯががグランド電位にありかつ信号ＲＯＭ及
びＰＴＧがスーパー電圧にあると、信号ライン５６には
ノード４８に対して正味正の電荷がたまる。電子はノー
ド４８からフローティング・ゲート・トランジスタ４４
のゲート酸化物及びトランジスタ５２を通って信号ライ
ン５６へ流れる。このトンネリングが完了した後に信号
ライン５６はグランドに接続され、正味正の電荷はノー
ド４８に残る。これはフローティング　ゲート　トラン
ジスタ４４をＯＮにさせ、トランジスタ５２と積信号ラ
イン３６の間にＤＣ電流路を提供する。
フローティング・ゲート・トランジスタ４４をＯＦＦに
プログラミングするために、信号ＭＣに０及びＲＯＷは
スーパー電圧にドライブされかつ信号ＰＴＧはグランド
電位にドライブされる。これは信号ライン５６に対して
正味正の電荷をノード４８に持たせ、ゲート酸化物を通
してノード４８に電子をトンネリングさせる。電源電圧
ライン５０がグランドに接続されると、正味負の電荷は
ノード４８に残る。これはフローティング・ゲート・ト
ランジスタ４４をＯＦＦにさせ、トランジスタ５２と積
信号ライン３６の間に開路を提供する。通常動作中、信
号ＭＣＧＯ及びＰＴＧは両方共グランド電位にある。
第３図は、積信号ライン３６に接続された複数個の従来
のＥＥＰＲＯＭセル対４０を有するプログラマブル論理
装置の一部を示す。第３図に示した例では、異なる真及
び補数列ライン対が積信号ライン３６に接続される。
フローティング・ゲート・トランジスタ４４及び４６は
、ＯＮにプログラミングされるか或はＯＦＦにプログラ
ミングされるかとは無関係に、比較的大きい容量を有し
ている。全てのフローティング　ゲート・トランジスタ
４４．４６が積信号ライン３６に接続されているので、
比較的大きな集中容量はこのような積信号ライン３６に
取り付けられる。当業者には分かるように、この集中容
量の存在は、積信号ライン３６の電圧レベルが変わり得
る際の速度を大幅に低下させる。もしフローティング・
ゲート・トランジスタのプログラミングと信号ＲＯＷの
組み合わせにより積信号ライン３６での電圧レベルが高
レベルから低レベルへ（逆に低レベルから高レベルへ）
変えられるなら、フローティング・ゲート・トランジス
タ４４゜４６によって提供される容量性負荷はそのよう
な変化が起こり得る速度を制限する。
トランジスタ５２．５４は、プログラミング中そのゲー
トが低レベルにある時にソースとドレイン間にスーパー
電圧が印加されるので、最小サイズよりも大きいサイズ
を持たなければならない。
大型のトランジスタは小型のトランジスタよりも大きな
容量性負荷を誘起し、これは積信号ライン３６における
積信号が状態変化するのに要する時間を更に長くする。
プログラミング中信号ＲＯＷ及びＲＯＩＩＩＢがスーパ
ー電圧にドライブされるので、プログラミング中信号を
バイアスするための別な回路が含まれなければならない
、この別な回路は信号ＲＯＷ及びＲＯＷＢを発生するた
めに使用された列ラインに容量性負荷を提供し、これに
より信号ＲＯＷ及びＲＯＷＢのスイッチング速度を低下
させる。プログラミング中信号ＲＯＷ及びＲＯＩＩＢが
スーパー電圧までドライブされなければならないので、
信号ＲＯＷ及びＲＯＷＢのドライブ回路にはＮチャネル
素子しか使用できない。これは、もしＣ０Ｎ５素子が使
用されるなら起こり得る電位ラッチアップ（１ａｔｃｈ
−ｕｐ）状況を防止するために必要である。Ｎチャネル
素子しか使用できないので、信号ＲＯＷ及びＲＯＷＢは
電源電圧まで必ずしもドライブされず、その代わりに信
号ＲＯＷ及びＲＯＷＢが昇圧されないならばＶｏ。
Ｖ　ｔ　ｈに制限される。信号ＲＯＷ及びＲＯＩＩＩＢ
のためのこの小さい電圧振幅は信号ＲＯＷ及びＲＯＷＢ
のスイッチング速度を更に低下させる。
ＡＮＤ−ＯＲアレイでは、信号ＲＯＷ及びＲＯＷＢは互
いに相補信号である。従って、一方の信号が上昇すれば
、他方の信号は下降する０両方向での等しいデータ・ア
クセス時間を確保するためには両方の信号の変化が対称
的であることが望ましい。
ＥＥＰＲＯＭセル対４０では、もしフローティング・ゲ
ート・トランジスタ４４．４６の一方だけがＯＮにプロ
グラミングされるならば、信号ＲＯＷ及びＲＯＩＩＩＢ
がスイッチングする時に積信号ライン３６に単方向結合
が存在する。
この結合は、トランジスタ５２及び５４のゲート／ドレ
イン・オーバラップと協働するフローティング・ゲート
・トランジスタ４４．４６のゲート／トレイン・オーバ
ラップによって生じられたミラー容量のせいである。　
ＥＥＰＲＯＨセルがＯＮにプログラミングされている場
合には、このＥＥＰＲＯＭセルを通して積信号ライン３
６の積信号が低レベルまで引き下げられる。信号ＲＯＷ
が上昇すると、電荷はミラー容量によって積信号ライン
３６に結合される。この電荷は、その後積信号ライン３
６の積信号が低レベルに達せる前に、フローティング・
ゲート・トランジスタのチャネルを通して除去されなけ
ればならない。
これとは逆のことは、信号ＲＯＩＩＩＢが印加されて全
てのフローティング・ゲート・トランジスタ４６がＯＦ
Ｆにプログラミングされている間に信号ＲＯＷが印加さ
れて１個以上のフローティング・ゲート・トランジスタ
４４がＯＮにプログラミングされている時に起こる。全
ての信号ＲＯＷがＯＦＦにスイッチングされる時に、全
ての信号ＲＯＮＢはＯＮにスイッチングされ、そして積
信号ライン３６における積信号は既に低レベルになって
いる状態から低レベル結合される。従って、積信号ライ
ン３６における積信号を低レベルから高レベルへ戻すた
めには、積信号は実際には人為的な低レベル状態から通
常の低レベル値以下に戻らなければならない。
上述した両方の場合に、余剰電荷の転送は、積信号を正
しくバイアスするのに遅れを起こさせる。
この遅れはスイッチング時間を更に長くする。
［実施例］ 第４図は、改良した２個のセルが組み込まれたＥＥＰＲ
ＯＮセル対を示す、このＥＥＰＲＯＭセル対６０は、対
土０信号ライン６２及び積グランド信号ライン６４への
接続を含む。これら２本の信号ライン６２．６４は、従
来のＥＥＰＲＯＭセル対４０中のそれぞれ信号ライン３
６．５６と事実上等しい仕方で機能する。
ＥＥＦＲＯＭセル対６０は、対口０ティング・ゲート・
ノード７０を有するフローティング・ゲート・トランジ
スタ６６及び６８を含む。ノード７０は、信号ＭＣ［：
０によってドライブされるプログラミング電源電圧ライ
ン７２に容量結合されている。
フローティング・ゲート・トランジスタ６６゜６８は、
それぞれ選択トランジスタすなわち読み出しトランジス
タ７４．７６を介して積出力信号ライン６２に接続され
る。フローティング・ゲート・トランジスタ６６．６８
は、それぞれデコード　トランジスタすなわちプログラ
ミング　トランジスタ７８．８０を介して積グランド信
号ライン６４に接続される０選択トランジスタ７４゜７
６はそれぞれ信号ＲＯＷ、ＲＯＷＢによってドライブさ
れ、そしてプログラミング・トランジスタ７８．８］ｉ
それぞれデコート信号ＤＥＣＡ、　ＤＥＣＢによってド
ライブされる。
フローティング・ゲート・トランジスタ６６゜６８は、
従来のフローティング・ゲート・トランジスタと同様に
プログラミングされる。７０−ティング・ゲート・トラ
ンジスタ６６．６８をＯＮにプログラミングするために
、信号ＭＣＧＯはグランド電位にドライブされがっ信号
ＰＴＧはスーパー電圧にドライブされる。ＯＮにプログ
ラミングされるべき各フローティング・ゲート・トラン
ジスタ６６．６８に対しては、対応するデコード信号Ｄ
ＥＣ＾又はＤＥＣＢもスーパー電圧にドライブされる。
これはトンネリングを起こさせて対応するフローティン
グ・ゲート・トランジスタ６６又は６８のノード７０に
正味正の電荷を生じる。
フローティング・ゲート・トランジスタ６６又は６８を
ＯＦＦにプログラミングするために、信号１４ｃ（：０
はスーパー電圧にドライブされかつ信号ＰＴＧはグラン
ド電位にドライブされる。ＯＦＦにプログラミングされ
るべき全てのフローティング・ゲート・トランジスタ６
６．６８に対してデコード信号ＤＥＣ＾及びＤＥＣＢは
スーパー電圧にドライブされる。トンネリングは正味負
の電荷を選択されたノード７０に生じさせる。フローテ
ィング・ゲート・トランジスタの通常動作中信号ＨＣＧ
Ｏ及びＰＴＧは両方共グランド電位にある。
ＥＥＰＲＯＭセル対６０の通常動作中、両方のデコード
信号ＤＥＣ＾及びＤＥＣＢはいつも正の電源電圧にドラ
イブされる。デプリーションＮチャネル素子（図示せず
）を使用してデコード信号ＤＥＣ＾及びＤＥＣＢを■。
０までもたらせる。そのような素子はドライブ回路に成
る遅れを加えるが、これは重要なことではない。という
のは、通常動作中デコード信号ＤＥＣ＾及びＤＥＣＢが
決して変わらないがらである。デコード信号ＤＥＣ＾及
びＤＥＣＢのドライブ回路にはＮチャネル素子しか使え
ないので、デコード信号ＤＥＣ＾及びＤＥＣＢは実際に
は■。。−ｖｌに制限された電圧値を持つ、これは、プ
ログラミング・トランジスタ７８．８０をＯＮにバイア
スするのに十分でありかつこれらプログラミング・トラ
ンジスタ７８゜８０が通常動作中状してスイッチされな
いので悪影響を及さない。
信号ＲＯＷとＲＯＷＢが相補信号であるので、一方の選
択トランジスタ７４又は７６は常にＯＮである。もし関
連するフローティング・ゲート・トランジスタ６６又は
６８がＯＮにプログラミングされるならば、積出力信号
ライン６２はグランドに接続される。もし関連するフロ
ーティング・ゲート・トランジスタ６６．６８がＯＦＦ
にプログラミングされるならば、積出力信号ライン６２
はグランドに接続されない。
普通の場合におけるようにプログラミングのためには高
圧がフローティング・ゲート・トランジスタ６６．６８
に印加される。上述した理由のために大型でなければな
らないプログラミング・トランジスタ７８．８０にも高
圧が印加される。実際には通常動作中にスイッチングさ
れるトランジスタである選択トランジスタ７４及び７６
は、高いプログラミング電圧を使ってドライブされるこ
とは決してない、従って、これら選択トランジスタを小
型に作ることができ、通常動作中のスイッチングが速く
なる。
第５図は、積出力信号ライン６２に接続された複数個の
改良したＥＥＦＲＯＭセル対６ｏを示す、積出力信号ラ
イン６２は、出力信号ＰＴをドライブする読み出し増幅
器８２に接続されている。読み出し増幅器８２は抵抗性
プルアップ素子（図示せず）を含み、この抵抗性プルア
ップ素子はとのＥＥＰＲＯＨセル対６０もグ対ソ０への
ＤＣ電流路を含まない時に積出力信号ライン６２の電圧
をルベルまで引き上げる。
第５図から明らかなように、フローティング・ゲート　
トランジスタ６６．６８の半分だけが積出力信号ライン
６２に接続される。これが起こるのは、選択トランジス
タ７４．７６の一方だけが各列毎にＯＮであるためであ
る０選択トランジスタ７４．７６は、プログラミング中
高圧を扱う必要がないので、最短のチャネル長素子を使
って設計できる０選択トランジスタ７４．７６の容量性
負荷は、従ってフローティング・ゲート・トランジスタ
６６．６８の容量性負荷よりもはるかに小さい。これは
積出力信号ライン６２の容量性負荷を極小にする。
信号ＲＯＷ及びＲＣＶ［ｌがスーパー電圧までドライブ
されないので、信号ＲＯＷ及びＲＯＷＢをドライブする
のにＣＭＯＳ回路を使用できる。これは、電源電圧に対
してわざわざ信号ＲＯＷ及びＲ（ＩＷＢを実際にドライ
ブさせる。従来装置におけるよりも大きいこの電圧振幅
は信号マージンを改良しかつスイッチング時間を速める
。その上、列ラインに直結された高圧ドライブ回路が無
い、これはドライブ回路の容量を小さくし、信号ＲＯＷ
及びＲＯＷＢを速くスイッチさせかつスイッチング時間
を更に短縮することに寄与する。
従来装置において積出力信号ライン６２に起こる単方向
結合は、改良したＥＥＰＲＯＭセル対６０では起こらな
い。両方の選択トランジスタ７４及び７６は、積出力信
号ライン６２に直結されかつ信号ＲＯＷ及びＲＯＩＩＩ
Ｂによって駆動される。−力選択トランジスタがＯＦＦ
にスイッチングされると、他方の選択トランジスタはＯ
Ｎにスイッチングされる。一方の選択トランジスタをス
イッチングすることによって生じられるどんな電荷結合
も、他方の選択トランジスタの反対方向へのスイッチン
グによって平衡される。従って、種々の電荷結合機構に
より積出力信号ライン６２にはより小さい正味の効果が
見い出される。
改良したＥＥＰＲＯＭセルには若干の余分なレイアウト
面積が必要であるが、このような改良した構成を使って
相当な速度上昇が実現される。プログラマブル論理装置
のＡＮＤ−ＯＲアレイに要する面積は、一般に装置全体
の面積の大部分ではない。
従って、この領域中のレイアウト面積の、２０％又は２
５％までの百分率増加は、装置を製造するのに要する全
面積に大幅には影響しない１面積を狭くできない反面、
製造技術を変更する必要無しに装置全体の速度上昇をか
なり改良する。
この発明の望ましい実施例を図示して説明したが、この
発明の精神及び範囲から逸脱すること無く形状や細部を
種々変更できるのは当業者には理解されよう。
【図面の簡単な説明】
第１図はプログラマブル論理装置の一部を示す回路図、
第２図は従来技術に利用されたＥＥＦＲＯＭの回路図、
第３図は従来技術で知られたようなプログラマブル論理
装置の一部を示す回路図、第４図はこの発明の改良した
ＥＥＦＲＯＭセルを示す回路図、そして第５図はこの発
明のＥＥＰＲＯＮセルを使用するプログラマブル論理装
置の一部を示す回路図である。 図において、１０はプログラマブル論理装置、２８〜３
４は列ライン、６０はＥＥＦＲＯＭセル対、６２は積出
力信号ライン、６４は積グランド信号ライン、６６と６
８はフローティング・ゲート・トランジスタ、７０はノ
ード、７２は電源電圧ライン、７４と７６は選択トラン
ジスタ、７８と８０はプログラミング・トランジスタで
ある。 図面の浄書（内容に変更なし） トランジスタ

Claims (1)

  1. 【特許請求の範囲】 １、出力信号ラインに接続されて制御入力端子を有する
    選択トランジスタと、 この選択トランジスタに接続され、電荷蓄積ノードに貯
    えた電荷によって動作が制御されるフローティング・ゲ
    ート・トランジスタと、 このフローティング・ゲート・トランジスタ及び電源に
    接続されて制御入力端子を有するプログラミング・トラ
    ンジスタと、 を備えたセルであつて、 このセルは、前記電荷蓄積ノードと前記電源の間で前記
    プログラミング・トランジスタを通して電荷を転送する
    ことによりプログラミングされ、そして前記セルは制御
    信号を前記選択トランジスタへ印加することにより読み
    出される消去可能な不揮発性記憶セル。 ２、電源は、電荷蓄積ノードに電荷を貯えるためにプロ
    グラミング電圧レベルまで電圧上昇され、さもなければ
    グランド電位に留る請求項１記載のセル。 ３、電荷蓄積ノードに容量性結合される他の電源を更に
    備え、前記他の電源は前記電荷蓄積ノードから電荷を除
    去させるためにプログラミング電圧レベルまで電圧上昇
    され、さもなければグランド電位に留る請求項１記載の
    セル。 ４、電源は、電荷蓄積ノードに電荷を貯えるためにプロ
    グラミング電圧レベルまで電圧上昇され、さもなければ
    グランド電位に留る請求項３記載のセル。 ５、プログラミング・トランジスタは選択トランジスタ
    よりも物理的に大きく、通常の動作電圧よりも高いプロ
    グラミング電圧が前記プログラミング・トランジスタに
    のみ印加される請求項１記載のセル。 ６、通常動作中、プログラミング・トランジスタはいつ
    もＯＮにスイッチングされており、電源は大地に接続さ
    れており、そして選択トランジスタはその制御入力端子
    へ印加された高い電圧によつてＯＮにスイッチングされ
    、これにより出力信号ラインはもしフローティング・ゲ
    ート・トランジスタがそのフローティング・ゲートによ
    つてＯＮであるように制御されるならば大地に接続され
    、そして前記出力信号ラインはさもなければセルを通し
    て大地の接続されない請求項１記載のセル。 ７、出力信号ラインと、 第１及び第２のフローティング・ゲート・トランジスタ
    であって、その各々がフローティング・ゲートに貯えた
    電荷として接続情報の１ビットを記憶するものと、 前記第１及び第２のフローティング・ゲート・トランジ
    スタのそれぞれと前記出力信号ラインの間に接続された
    第１及び第２の選択トランジスタと、 前記第１及び第２のフローティング・ゲート・トランジ
    スタのそれぞれと電源の間に接続された第１及び第２の
    プログラミング・トランジスタと、を備え、 前記第１及び第２のフローティング・ゲート・トランジ
    スタはそれらのゲートと前記電源の間で前記第１及び第
    ２のプログラミング・トランジスタをそれぞれ通して電
    荷を転送することによってプログラミングされ、そして
    前記第１及び第２のフローティング・ゲート・トランジ
    スタは前記第１及び第２の選択トランジスタをそれぞれ
    ＯＮにすることによって読み出される、 プログラマブル論理装置のアレイ接続スイッチ素子。 ８、第１及び第２のプログラミング・トランジスタが選
    択トランジスタよりも物理的に大きく、そして通常の動
    作電圧よりも高いプログラミング電圧が前記プログラミ
    ング・トランジスタにのみ印加される請求項７記載のス
    イッチ素子。 ９、通常動作中、プログラミング・トランジスタはいつ
    もＯＮにスイッチングされており、電源は大地に接続さ
    れており、そして選択トランジスタはその制御入力端子
    へ印加された高い電圧によつてＯＮにスイッチングされ
    、これにより出力信号ラインはもし接続されたフローテ
    ィング・ゲート・トランジスタがそのフローティング・
    ゲートによってＯＮであるように制御されるならば大地
    に接続され、そして前記出力信号ラインはさもなければ
    セルを通して大地に接続されない請求項７記載のスイッ
    チ素子。 １０、入力信号列及び積信号ラインを含むＡＮＤ−ＯＲ
    アレイを有し、１本の列と１本の積信号ラインの各接続
    点にスイッチ素子が含まれるプログラマブル論理装置で
    あって、 前記積信号ラインに接続されて制御入力端子を有する選
    択トランジスタと、 この選択トランジスタに接続され、電荷蓄積ノードに貯
    えた電荷によって動作が制御されるフローティング・ゲ
    ート・トランジスタと、 このフローティング・ゲート・トランジスタ及び電源に
    接続されて制御入力端子を有するプログラミング・トラ
    ンジスタと、 を備え、 前記スイッチ素子は、前記電荷蓄積ノードと前記電源の
    間で前記プログラミング・トランジスタを通して電荷を
    転送することによりプログラミングされ、そして前記ス
    イッチ素子は前記選択トランジスタへ制御信号を印加す
    ることにより読み出される、 プログラマブル論理装置。 １１、プログラマブル・トランジスタは選択トランジス
    タよりも物理的に大きく、通常の動作電圧よりも高いプ
    ログラミング電圧が前記プログラミング・トランジスタ
    にのみ印加される請求項１０記載のプログラマブル論理
    装置。 １２、通常動作中、プログラミング・トランジスタはい
    つもＯＮにスイッチングされており、電源は大地に接続
    されており、そして選択トランジスタはその制御入力端
    子へ印加された高い電圧によつてＯＮにスイッチングさ
    れ、これにより積信号ラインはもしフローティング・ゲ
    ート・トランジスタがそのフローティング・ゲートによ
    ってＯＮであるように制御されるならば大地に接続され
    、そして出力信号ラインはさもなければセルを通して大
    地に接続されない請求項１０記載のプログラマブル論理
    装置。
JP2292205A 1989-10-31 1990-10-31 消去可能な不揮発性記憶セル、プログラマブル論理装置のアレイ接続スイッチ素子、及びプログラマブル論理装置 Pending JPH03210818A (ja)

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