JPH03210818A - 消去可能な不揮発性記憶セル、プログラマブル論理装置のアレイ接続スイッチ素子、及びプログラマブル論理装置 - Google Patents
消去可能な不揮発性記憶セル、プログラマブル論理装置のアレイ接続スイッチ素子、及びプログラマブル論理装置Info
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- JPH03210818A JPH03210818A JP2292205A JP29220590A JPH03210818A JP H03210818 A JPH03210818 A JP H03210818A JP 2292205 A JP2292205 A JP 2292205A JP 29220590 A JP29220590 A JP 29220590A JP H03210818 A JPH03210818 A JP H03210818A
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- WHHGLZMJPXIBIX-UHFFFAOYSA-N decabromodiphenyl ether Chemical compound BrC1=C(Br)C(Br)=C(Br)C(Br)=C1OC1=C(Br)C(Br)=C(Br)C(Br)=C1Br WHHGLZMJPXIBIX-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
この発明は、一般に集積回路、特に電気的に消去可能な
プログラマブル・リード・オンリイ・メモリ回路に関す
るものである。
プログラマブル・リード・オンリイ・メモリ回路に関す
るものである。
[従来の技術]
電気的に消去可能なプログラマブル・リード・オンリイ
・メモリ(EEPROM )には、エレクトロニクス産
業において様々な用途がある。EEPROMは、マイク
ロコンピュータ・システムおよびコントローラと一緒に
使用されるようなスタンド・アロン(〆Land al
one) ・メモリとして使用できる。 EEPROM
は種々の型式のユーザ・プログラマブル装置(これの多
くは一般にフィールド・プログラマブル論理装置と云わ
れている)として実施されることができる。
・メモリ(EEPROM )には、エレクトロニクス産
業において様々な用途がある。EEPROMは、マイク
ロコンピュータ・システムおよびコントローラと一緒に
使用されるようなスタンド・アロン(〆Land al
one) ・メモリとして使用できる。 EEPROM
は種々の型式のユーザ・プログラマブル装置(これの多
くは一般にフィールド・プログラマブル論理装置と云わ
れている)として実施されることができる。
EEPROMセルは、成る種のプログラマブル論理装置
に使用されてその形成情報を記憶するのに使用できる。
に使用されてその形成情報を記憶するのに使用できる。
EEPROMセルはまた、プログラマブル論理アレイに
使用されるようなAND−ORアレイ中のスイッチ接続
及び同様な仕方でプログラミングされるもっと精巧なデ
バイスを定めるのに使用される。
使用されるようなAND−ORアレイ中のスイッチ接続
及び同様な仕方でプログラミングされるもっと精巧なデ
バイスを定めるのに使用される。
EEPROMセル(その各々が1メモリ・ビットを含む
)は、高電圧信号を使用してONにプログラミングされ
ることにより電荷をフローティング・ゲートに注入する
。 EEPROMは、高電圧信号の極性を反転すること
によりOFFにプログラミングされかつフローティング
・ゲートから電荷を除く。
)は、高電圧信号を使用してONにプログラミングされ
ることにより電荷をフローティング・ゲートに注入する
。 EEPROMは、高電圧信号の極性を反転すること
によりOFFにプログラミングされかつフローティング
・ゲートから電荷を除く。
度プログラミングされると、フローティング・ゲートに
おける電荷はフローティング・ゲート素子を電界効果ト
ランジスタとして働かせ、この電界効果トランジスタは
ON又はOFFにスイッチングされたま\になる。
おける電荷はフローティング・ゲート素子を電界効果ト
ランジスタとして働かせ、この電界効果トランジスタは
ON又はOFFにスイッチングされたま\になる。
EEPRONセルをプログラミングするのに必要な高い
電圧のために、この高い電圧がまた印加される、装置の
他の部分中に物理的に大きいトランジスタを必要とする
。この大型トランジスタは、周知のように熱電子効果及
びパンチスルーを避けるのに必要である、小型トランジ
スタよりも遅い速度で作動して装置の全動作速度を低下
させる。
電圧のために、この高い電圧がまた印加される、装置の
他の部分中に物理的に大きいトランジスタを必要とする
。この大型トランジスタは、周知のように熱電子効果及
びパンチスルーを避けるのに必要である、小型トランジ
スタよりも遅い速度で作動して装置の全動作速度を低下
させる。
フローティング ゲート・トランジスタをアクセスする
のに使用された読み出し/書き込みトランジスタは、高
いプログラミング電圧を扱えなければならないトランジ
スタである。サイズが大きいことに加えて、上述したト
ランジスタをドライブするのに使用された回路はNチャ
ネル技術を使用して製造されなければならない、 C8
05回路は、使用される高電圧がドライブ回路をラッチ
アップ(1atch−up)問題に感じ易くするので、
読み出し/書き込みトランジスタをドライブするのに使
用できない、Nチャネル技術がドライブ回路に使用され
るので、通常動作中読み出し/書き込みトランジスタを
ONにするのに印加され得る最大信号はV cc V
tnである。この低いドライブ電圧は。
のに使用された読み出し/書き込みトランジスタは、高
いプログラミング電圧を扱えなければならないトランジ
スタである。サイズが大きいことに加えて、上述したト
ランジスタをドライブするのに使用された回路はNチャ
ネル技術を使用して製造されなければならない、 C8
05回路は、使用される高電圧がドライブ回路をラッチ
アップ(1atch−up)問題に感じ易くするので、
読み出し/書き込みトランジスタをドライブするのに使
用できない、Nチャネル技術がドライブ回路に使用され
るので、通常動作中読み出し/書き込みトランジスタを
ONにするのに印加され得る最大信号はV cc V
tnである。この低いドライブ電圧は。
読み出し/書き込みトランジスタの信号マージンを小さ
くしかつ動作を遅くすることになる。■。、へ戻る信号
を上げるのにブートストラップを使用できるが、必要な
回路は遅れを加える。
くしかつ動作を遅くすることになる。■。、へ戻る信号
を上げるのにブートストラップを使用できるが、必要な
回路は遅れを加える。
現在のEEPROMセルの設計によれば、特にプログラ
マブル論理装置のAND−ORアレイに使用される場合
に、不所望な容量性負荷を生じ、この容量性負荷はプロ
グラマブル論理装置のスイッチング時間を長引かせてそ
の性能を低下させる。
マブル論理装置のAND−ORアレイに使用される場合
に、不所望な容量性負荷を生じ、この容量性負荷はプロ
グラマブル論理装置のスイッチング時間を長引かせてそ
の性能を低下させる。
従って、上述した多くの重要な制限を克服するEEPR
OMセルを提供することが望ましい。そのようなセルが
現在のプロセス技術と両立できながら改良した性能を提
供することが望ましい。
OMセルを提供することが望ましい。そのようなセルが
現在のプロセス技術と両立できながら改良した性能を提
供することが望ましい。
従って、この発明の目的は、性能が改良されたEEPR
OMセルを提供することである。
OMセルを提供することである。
この発明の他の目的は、プログラマブル論理装置に使用
するのに適するそのようなEEPROMセルを提供する
ことである。
するのに適するそのようなEEPROMセルを提供する
ことである。
この発明の更に他の目的は、プログラマブル論理装置内
のAND−ORアレイに使用するのに適するようなEE
PROMセルを提供することが望ましい。
のAND−ORアレイに使用するのに適するようなEE
PROMセルを提供することが望ましい。
[発明の要約]
従って、この発明によれば、プログラマブル論理装置に
使用するのに適するEEPROHセルは3個のトランジ
スタを含む。フローティング・ゲート・トランジスタは
、そのフローティング・ゲートに貯えた電荷を使用して
プログラマブルを保つのに使用される。読み出しトラン
ジスタは、フローティング・ゲート トランジスタと出
力信号ラインの間に接続されかつ70−ティング・ゲー
ト・トランジスタに貯えた値をアクセスするために使用
される。書き込みトランジスタは、読み出しトランジス
タとは反対側でフローティング・ゲート・トランジスタ
に接続されかつフローティング・ゲート・トランジスタ
をプログラミングする時に使用される。書き込みトラン
ジスタ及びその関連制御回路は、クローライング・ゲー
ト・トランジスタに必要な高いプログラミング電圧を扱
うように製造される。読み出しトランジスタ及びその関
連ドライブ回路は、高いプログラミング電圧を扱う必要
がなくかつ小さくて速い素子を使って製造されることが
できる。
使用するのに適するEEPROHセルは3個のトランジ
スタを含む。フローティング・ゲート・トランジスタは
、そのフローティング・ゲートに貯えた電荷を使用して
プログラマブルを保つのに使用される。読み出しトラン
ジスタは、フローティング・ゲート トランジスタと出
力信号ラインの間に接続されかつ70−ティング・ゲー
ト・トランジスタに貯えた値をアクセスするために使用
される。書き込みトランジスタは、読み出しトランジス
タとは反対側でフローティング・ゲート・トランジスタ
に接続されかつフローティング・ゲート・トランジスタ
をプログラミングする時に使用される。書き込みトラン
ジスタ及びその関連制御回路は、クローライング・ゲー
ト・トランジスタに必要な高いプログラミング電圧を扱
うように製造される。読み出しトランジスタ及びその関
連ドライブ回路は、高いプログラミング電圧を扱う必要
がなくかつ小さくて速い素子を使って製造されることが
できる。
第1図は、プログラマブル論理装置10の^ND−OR
Nシーの一部を示す、入力信号ライン12゜14は、チ
ップ外から供給された入力信号を伝送する。入力信号ラ
イン12.14はそれぞれ人力バッファ16.18に接
続されている。各入力バッファ16.18はそれぞれ真
信号ライン20゜22及び補数信号ライン24.26を
提供する。
Nシーの一部を示す、入力信号ライン12゜14は、チ
ップ外から供給された入力信号を伝送する。入力信号ラ
イン12.14はそれぞれ人力バッファ16.18に接
続されている。各入力バッファ16.18はそれぞれ真
信号ライン20゜22及び補数信号ライン24.26を
提供する。
2本の入力信号ライン12.14及び2個の入力バッフ
ァ16.18だけを第1図に示したが、実際の装置には
もっと沢山の入力信号ラインや入力バッファがある。
ァ16.18だけを第1図に示したが、実際の装置には
もっと沢山の入力信号ラインや入力バッファがある。
各信号ライン20.24,22.26はそれぞれ列ライ
ン28,30,32.34に接続されている。信号RO
W、ROIIIBが示された列ライン28゜30は、入
力信号ライン12における入力信号で決められた相補信
号を伝送する。同様に、列ライン32.34は、入力信
号ライン14における入力信号で決められた相補信号を
含む、入力信号に加えて、他の列ラインを使用して出力
レジスタ(図示せず)から帰還信号を伝送できる。
ン28,30,32.34に接続されている。信号RO
W、ROIIIBが示された列ライン28゜30は、入
力信号ライン12における入力信号で決められた相補信
号を伝送する。同様に、列ライン32.34は、入力信
号ライン14における入力信号で決められた相補信号を
含む、入力信号に加えて、他の列ラインを使用して出力
レジスタ(図示せず)から帰還信号を伝送できる。
積信号ライン36は、全ての列ライン28〜34と交差
しかつ読み出し増幅器38をドライブする。この読み出
し増幅器38は出力信号PTを発生する。1本の積信号
ライン36だけを図示したが、実際の装置にはそのよう
な積信号ラインがもっと沢山含まれていることを理解さ
れたい。代表的な実際の装置は、例えば44本の列ライ
ン及び122本の積信号ラインを含む。
しかつ読み出し増幅器38をドライブする。この読み出
し増幅器38は出力信号PTを発生する。1本の積信号
ライン36だけを図示したが、実際の装置にはそのよう
な積信号ラインがもっと沢山含まれていることを理解さ
れたい。代表的な実際の装置は、例えば44本の列ライ
ン及び122本の積信号ラインを含む。
周知のように、積信号ライン36に得られる積信号は、
列ライン28〜34と積信号ライン36の間に作られた
プログラムド接続によって決定される。これら接続は、
トランジスタ・スイッチを使うことによりこれらライン
の交点に作られる。
列ライン28〜34と積信号ライン36の間に作られた
プログラムド接続によって決定される。これら接続は、
トランジスタ・スイッチを使うことによりこれらライン
の交点に作られる。
フィールド・プログラマブル論理装置では、代表的なト
ランジスタ・スイッチはEEPROMセルを含み、この
EEPRONセルは特定の点に接続が作られ、或は作ら
れないためにそれぞれON、OFFにプログラミングさ
れる。 EEFROMセルは代表的な例では対で構成さ
れ、EEPRONセル対40.42は2個のスイッチを
有しかつ1本の積信号ライン36と2本の例ライン(信
号ROW用及び信号ROWB用)との間の接続を決定す
るようにプログラミングされる。
ランジスタ・スイッチはEEPROMセルを含み、この
EEPRONセルは特定の点に接続が作られ、或は作ら
れないためにそれぞれON、OFFにプログラミングさ
れる。 EEFROMセルは代表的な例では対で構成さ
れ、EEPRONセル対40.42は2個のスイッチを
有しかつ1本の積信号ライン36と2本の例ライン(信
号ROW用及び信号ROWB用)との間の接続を決定す
るようにプログラミングされる。
上剥では、44本の列ライン(22対)及び122本の
積信号ラインを有する装置はAND−ORアレイ中に2
684対のEEPROMセルを含む。
積信号ラインを有する装置はAND−ORアレイ中に2
684対のEEPROMセルを含む。
第2図は、従来技術で使用されたようなEEFROMセ
ル対40を示す、フローティング・ゲート素子例えばフ
ローティング・ゲート・トランジスタ44.46は積信
号ライン36に接続されている。
ル対40を示す、フローティング・ゲート素子例えばフ
ローティング・ゲート・トランジスタ44.46は積信
号ライン36に接続されている。
各フローティング・ゲート・トランジスタ44゜46は
、プログラミング電源電圧ライン50に容量結合された
フローティング・ゲート・ノード48を含む。読み出し
/書き込みトランジスタ52.54はそれぞれフローテ
ィング・ゲート・トランジスタ44.46と積グランド
信号ライン56との間に接続されている。
、プログラミング電源電圧ライン50に容量結合された
フローティング・ゲート・ノード48を含む。読み出し
/書き込みトランジスタ52.54はそれぞれフローテ
ィング・ゲート・トランジスタ44.46と積グランド
信号ライン56との間に接続されている。
70−ティング・ゲート・トランジスタ44゜46の通
常動作中、信号ライン56は素子グランドに接続されて
いる。信号ROW、ROWBはそれぞれトランジスタ5
2.54をスイッチングするのに使用される。上述した
ように、信号ROWとRollが相補信号であるので、
トランジスタ52と54は、これらのうちの一方だけが
常にONにスイッチングされる。
常動作中、信号ライン56は素子グランドに接続されて
いる。信号ROW、ROWBはそれぞれトランジスタ5
2.54をスイッチングするのに使用される。上述した
ように、信号ROWとRollが相補信号であるので、
トランジスタ52と54は、これらのうちの一方だけが
常にONにスイッチングされる。
周知のように、フローティング・ゲート・トランジスタ
44.46は、それぞれのノード48に電荷を貯えるこ
とによってONにプログラミングされる。もしフローテ
ィング・ゲート・トランジスタ44がONにプログラミ
ングされかつ信号ROWが高レベルにあれば、積信号ラ
イン36はフローティング ゲート トランジスタ44
及びトランジスタ52を介してグランドに接続される。
44.46は、それぞれのノード48に電荷を貯えるこ
とによってONにプログラミングされる。もしフローテ
ィング・ゲート・トランジスタ44がONにプログラミ
ングされかつ信号ROWが高レベルにあれば、積信号ラ
イン36はフローティング ゲート トランジスタ44
及びトランジスタ52を介してグランドに接続される。
もしフローティング ゲート・トランジスタ44がOF
Fにプログラミングされるならば、このフローティング
・ゲート・トランジスタ44は不導通であり、そして積
信号ライン36はグランドに接続されない。フローティ
ング・ゲート・トランジスタ46及びトランジスタ54
も同様に作動する。
Fにプログラミングされるならば、このフローティング
・ゲート・トランジスタ44は不導通であり、そして積
信号ライン36はグランドに接続されない。フローティ
ング・ゲート・トランジスタ46及びトランジスタ54
も同様に作動する。
薄いゲート酸化物を通してノード48に電荷をトンネリ
ングすることによってフローティング・ゲート・トラン
ジスタ44はONにプログラミングされる。これは、信
号ROW及びPTGをスーパー電圧にドライブしながら
信号MCに0をグランド電位にドライブすることにより
、行われる。なお、スーパー電圧とはプログラミング論
理装置の通常動作電圧よりもかなり高い電圧のことであ
り、例えば5ボルトの電源電圧を使って通常動作するプ
ログラミング論理装置における代表的なスーパー電圧は
12ボルト〜18ボルトである。
ングすることによってフローティング・ゲート・トラン
ジスタ44はONにプログラミングされる。これは、信
号ROW及びPTGをスーパー電圧にドライブしながら
信号MCに0をグランド電位にドライブすることにより
、行われる。なお、スーパー電圧とはプログラミング論
理装置の通常動作電圧よりもかなり高い電圧のことであ
り、例えば5ボルトの電源電圧を使って通常動作するプ
ログラミング論理装置における代表的なスーパー電圧は
12ボルト〜18ボルトである。
信号NCにOががグランド電位にありかつ信号ROM及
びPTGがスーパー電圧にあると、信号ライン56には
ノード48に対して正味正の電荷がたまる。電子はノー
ド48からフローティング・ゲート・トランジスタ44
のゲート酸化物及びトランジスタ52を通って信号ライ
ン56へ流れる。このトンネリングが完了した後に信号
ライン56はグランドに接続され、正味正の電荷はノー
ド48に残る。これはフローティング ゲート トラン
ジスタ44をONにさせ、トランジスタ52と積信号ラ
イン36の間にDC電流路を提供する。
びPTGがスーパー電圧にあると、信号ライン56には
ノード48に対して正味正の電荷がたまる。電子はノー
ド48からフローティング・ゲート・トランジスタ44
のゲート酸化物及びトランジスタ52を通って信号ライ
ン56へ流れる。このトンネリングが完了した後に信号
ライン56はグランドに接続され、正味正の電荷はノー
ド48に残る。これはフローティング ゲート トラン
ジスタ44をONにさせ、トランジスタ52と積信号ラ
イン36の間にDC電流路を提供する。
フローティング・ゲート・トランジスタ44をOFFに
プログラミングするために、信号MCに0及びROWは
スーパー電圧にドライブされかつ信号PTGはグランド
電位にドライブされる。これは信号ライン56に対して
正味正の電荷をノード48に持たせ、ゲート酸化物を通
してノード48に電子をトンネリングさせる。電源電圧
ライン50がグランドに接続されると、正味負の電荷は
ノード48に残る。これはフローティング・ゲート・ト
ランジスタ44をOFFにさせ、トランジスタ52と積
信号ライン36の間に開路を提供する。通常動作中、信
号MCGO及びPTGは両方共グランド電位にある。
プログラミングするために、信号MCに0及びROWは
スーパー電圧にドライブされかつ信号PTGはグランド
電位にドライブされる。これは信号ライン56に対して
正味正の電荷をノード48に持たせ、ゲート酸化物を通
してノード48に電子をトンネリングさせる。電源電圧
ライン50がグランドに接続されると、正味負の電荷は
ノード48に残る。これはフローティング・ゲート・ト
ランジスタ44をOFFにさせ、トランジスタ52と積
信号ライン36の間に開路を提供する。通常動作中、信
号MCGO及びPTGは両方共グランド電位にある。
第3図は、積信号ライン36に接続された複数個の従来
のEEPROMセル対40を有するプログラマブル論理
装置の一部を示す。第3図に示した例では、異なる真及
び補数列ライン対が積信号ライン36に接続される。
のEEPROMセル対40を有するプログラマブル論理
装置の一部を示す。第3図に示した例では、異なる真及
び補数列ライン対が積信号ライン36に接続される。
フローティング・ゲート・トランジスタ44及び46は
、ONにプログラミングされるか或はOFFにプログラ
ミングされるかとは無関係に、比較的大きい容量を有し
ている。全てのフローティング ゲート・トランジスタ
44.46が積信号ライン36に接続されているので、
比較的大きな集中容量はこのような積信号ライン36に
取り付けられる。当業者には分かるように、この集中容
量の存在は、積信号ライン36の電圧レベルが変わり得
る際の速度を大幅に低下させる。もしフローティング・
ゲート・トランジスタのプログラミングと信号ROWの
組み合わせにより積信号ライン36での電圧レベルが高
レベルから低レベルへ(逆に低レベルから高レベルへ)
変えられるなら、フローティング・ゲート・トランジス
タ44゜46によって提供される容量性負荷はそのよう
な変化が起こり得る速度を制限する。
、ONにプログラミングされるか或はOFFにプログラ
ミングされるかとは無関係に、比較的大きい容量を有し
ている。全てのフローティング ゲート・トランジスタ
44.46が積信号ライン36に接続されているので、
比較的大きな集中容量はこのような積信号ライン36に
取り付けられる。当業者には分かるように、この集中容
量の存在は、積信号ライン36の電圧レベルが変わり得
る際の速度を大幅に低下させる。もしフローティング・
ゲート・トランジスタのプログラミングと信号ROWの
組み合わせにより積信号ライン36での電圧レベルが高
レベルから低レベルへ(逆に低レベルから高レベルへ)
変えられるなら、フローティング・ゲート・トランジス
タ44゜46によって提供される容量性負荷はそのよう
な変化が起こり得る速度を制限する。
トランジスタ52.54は、プログラミング中そのゲー
トが低レベルにある時にソースとドレイン間にスーパー
電圧が印加されるので、最小サイズよりも大きいサイズ
を持たなければならない。
トが低レベルにある時にソースとドレイン間にスーパー
電圧が印加されるので、最小サイズよりも大きいサイズ
を持たなければならない。
大型のトランジスタは小型のトランジスタよりも大きな
容量性負荷を誘起し、これは積信号ライン36における
積信号が状態変化するのに要する時間を更に長くする。
容量性負荷を誘起し、これは積信号ライン36における
積信号が状態変化するのに要する時間を更に長くする。
プログラミング中信号ROW及びROIIIBがスーパ
ー電圧にドライブされるので、プログラミング中信号を
バイアスするための別な回路が含まれなければならない
、この別な回路は信号ROW及びROWBを発生するた
めに使用された列ラインに容量性負荷を提供し、これに
より信号ROW及びROWBのスイッチング速度を低下
させる。プログラミング中信号ROW及びROIIBが
スーパー電圧までドライブされなければならないので、
信号ROW及びROWBのドライブ回路にはNチャネル
素子しか使用できない。これは、もしC0N5素子が使
用されるなら起こり得る電位ラッチアップ(1atch
−up)状況を防止するために必要である。Nチャネル
素子しか使用できないので、信号ROW及びROWBは
電源電圧まで必ずしもドライブされず、その代わりに信
号ROW及びROWBが昇圧されないならばVo。
ー電圧にドライブされるので、プログラミング中信号を
バイアスするための別な回路が含まれなければならない
、この別な回路は信号ROW及びROWBを発生するた
めに使用された列ラインに容量性負荷を提供し、これに
より信号ROW及びROWBのスイッチング速度を低下
させる。プログラミング中信号ROW及びROIIBが
スーパー電圧までドライブされなければならないので、
信号ROW及びROWBのドライブ回路にはNチャネル
素子しか使用できない。これは、もしC0N5素子が使
用されるなら起こり得る電位ラッチアップ(1atch
−up)状況を防止するために必要である。Nチャネル
素子しか使用できないので、信号ROW及びROWBは
電源電圧まで必ずしもドライブされず、その代わりに信
号ROW及びROWBが昇圧されないならばVo。
V t hに制限される。信号ROW及びROIIIB
のためのこの小さい電圧振幅は信号ROW及びROWB
のスイッチング速度を更に低下させる。
のためのこの小さい電圧振幅は信号ROW及びROWB
のスイッチング速度を更に低下させる。
AND−ORアレイでは、信号ROW及びROWBは互
いに相補信号である。従って、一方の信号が上昇すれば
、他方の信号は下降する0両方向での等しいデータ・ア
クセス時間を確保するためには両方の信号の変化が対称
的であることが望ましい。
いに相補信号である。従って、一方の信号が上昇すれば
、他方の信号は下降する0両方向での等しいデータ・ア
クセス時間を確保するためには両方の信号の変化が対称
的であることが望ましい。
EEPROMセル対40では、もしフローティング・ゲ
ート・トランジスタ44.46の一方だけがONにプロ
グラミングされるならば、信号ROW及びROIIIB
がスイッチングする時に積信号ライン36に単方向結合
が存在する。
ート・トランジスタ44.46の一方だけがONにプロ
グラミングされるならば、信号ROW及びROIIIB
がスイッチングする時に積信号ライン36に単方向結合
が存在する。
この結合は、トランジスタ52及び54のゲート/ドレ
イン・オーバラップと協働するフローティング・ゲート
・トランジスタ44.46のゲート/トレイン・オーバ
ラップによって生じられたミラー容量のせいである。
EEPROHセルがONにプログラミングされている場
合には、このEEPROMセルを通して積信号ライン3
6の積信号が低レベルまで引き下げられる。信号ROW
が上昇すると、電荷はミラー容量によって積信号ライン
36に結合される。この電荷は、その後積信号ライン3
6の積信号が低レベルに達せる前に、フローティング・
ゲート・トランジスタのチャネルを通して除去されなけ
ればならない。
イン・オーバラップと協働するフローティング・ゲート
・トランジスタ44.46のゲート/トレイン・オーバ
ラップによって生じられたミラー容量のせいである。
EEPROHセルがONにプログラミングされている場
合には、このEEPROMセルを通して積信号ライン3
6の積信号が低レベルまで引き下げられる。信号ROW
が上昇すると、電荷はミラー容量によって積信号ライン
36に結合される。この電荷は、その後積信号ライン3
6の積信号が低レベルに達せる前に、フローティング・
ゲート・トランジスタのチャネルを通して除去されなけ
ればならない。
これとは逆のことは、信号ROIIIBが印加されて全
てのフローティング・ゲート・トランジスタ46がOF
Fにプログラミングされている間に信号ROWが印加さ
れて1個以上のフローティング・ゲート・トランジスタ
44がONにプログラミングされている時に起こる。全
ての信号ROWがOFFにスイッチングされる時に、全
ての信号RONBはONにスイッチングされ、そして積
信号ライン36における積信号は既に低レベルになって
いる状態から低レベル結合される。従って、積信号ライ
ン36における積信号を低レベルから高レベルへ戻すた
めには、積信号は実際には人為的な低レベル状態から通
常の低レベル値以下に戻らなければならない。
てのフローティング・ゲート・トランジスタ46がOF
Fにプログラミングされている間に信号ROWが印加さ
れて1個以上のフローティング・ゲート・トランジスタ
44がONにプログラミングされている時に起こる。全
ての信号ROWがOFFにスイッチングされる時に、全
ての信号RONBはONにスイッチングされ、そして積
信号ライン36における積信号は既に低レベルになって
いる状態から低レベル結合される。従って、積信号ライ
ン36における積信号を低レベルから高レベルへ戻すた
めには、積信号は実際には人為的な低レベル状態から通
常の低レベル値以下に戻らなければならない。
上述した両方の場合に、余剰電荷の転送は、積信号を正
しくバイアスするのに遅れを起こさせる。
しくバイアスするのに遅れを起こさせる。
この遅れはスイッチング時間を更に長くする。
[実施例]
第4図は、改良した2個のセルが組み込まれたEEPR
ONセル対を示す、このEEPROMセル対60は、対
土0信号ライン62及び積グランド信号ライン64への
接続を含む。これら2本の信号ライン62.64は、従
来のEEPROMセル対40中のそれぞれ信号ライン3
6.56と事実上等しい仕方で機能する。
ONセル対を示す、このEEPROMセル対60は、対
土0信号ライン62及び積グランド信号ライン64への
接続を含む。これら2本の信号ライン62.64は、従
来のEEPROMセル対40中のそれぞれ信号ライン3
6.56と事実上等しい仕方で機能する。
EEFROMセル対60は、対口0ティング・ゲート・
ノード70を有するフローティング・ゲート・トランジ
スタ66及び68を含む。ノード70は、信号MC[:
0によってドライブされるプログラミング電源電圧ライ
ン72に容量結合されている。
ノード70を有するフローティング・ゲート・トランジ
スタ66及び68を含む。ノード70は、信号MC[:
0によってドライブされるプログラミング電源電圧ライ
ン72に容量結合されている。
フローティング・ゲート・トランジスタ66゜68は、
それぞれ選択トランジスタすなわち読み出しトランジス
タ74.76を介して積出力信号ライン62に接続され
る。フローティング・ゲート・トランジスタ66.68
は、それぞれデコード トランジスタすなわちプログラ
ミング トランジスタ78.80を介して積グランド信
号ライン64に接続される0選択トランジスタ74゜7
6はそれぞれ信号ROW、ROWBによってドライブさ
れ、そしてプログラミング・トランジスタ78.8]i
それぞれデコート信号DECA、 DECBによってド
ライブされる。
それぞれ選択トランジスタすなわち読み出しトランジス
タ74.76を介して積出力信号ライン62に接続され
る。フローティング・ゲート・トランジスタ66.68
は、それぞれデコード トランジスタすなわちプログラ
ミング トランジスタ78.80を介して積グランド信
号ライン64に接続される0選択トランジスタ74゜7
6はそれぞれ信号ROW、ROWBによってドライブさ
れ、そしてプログラミング・トランジスタ78.8]i
それぞれデコート信号DECA、 DECBによってド
ライブされる。
フローティング・ゲート・トランジスタ66゜68は、
従来のフローティング・ゲート・トランジスタと同様に
プログラミングされる。70−ティング・ゲート・トラ
ンジスタ66.68をONにプログラミングするために
、信号MCGOはグランド電位にドライブされがっ信号
PTGはスーパー電圧にドライブされる。ONにプログ
ラミングされるべき各フローティング・ゲート・トラン
ジスタ66.68に対しては、対応するデコード信号D
EC^又はDECBもスーパー電圧にドライブされる。
従来のフローティング・ゲート・トランジスタと同様に
プログラミングされる。70−ティング・ゲート・トラ
ンジスタ66.68をONにプログラミングするために
、信号MCGOはグランド電位にドライブされがっ信号
PTGはスーパー電圧にドライブされる。ONにプログ
ラミングされるべき各フローティング・ゲート・トラン
ジスタ66.68に対しては、対応するデコード信号D
EC^又はDECBもスーパー電圧にドライブされる。
これはトンネリングを起こさせて対応するフローティン
グ・ゲート・トランジスタ66又は68のノード70に
正味正の電荷を生じる。
グ・ゲート・トランジスタ66又は68のノード70に
正味正の電荷を生じる。
フローティング・ゲート・トランジスタ66又は68を
OFFにプログラミングするために、信号14c(:0
はスーパー電圧にドライブされかつ信号PTGはグラン
ド電位にドライブされる。OFFにプログラミングされ
るべき全てのフローティング・ゲート・トランジスタ6
6.68に対してデコード信号DEC^及びDECBは
スーパー電圧にドライブされる。トンネリングは正味負
の電荷を選択されたノード70に生じさせる。フローテ
ィング・ゲート・トランジスタの通常動作中信号HCG
O及びPTGは両方共グランド電位にある。
OFFにプログラミングするために、信号14c(:0
はスーパー電圧にドライブされかつ信号PTGはグラン
ド電位にドライブされる。OFFにプログラミングされ
るべき全てのフローティング・ゲート・トランジスタ6
6.68に対してデコード信号DEC^及びDECBは
スーパー電圧にドライブされる。トンネリングは正味負
の電荷を選択されたノード70に生じさせる。フローテ
ィング・ゲート・トランジスタの通常動作中信号HCG
O及びPTGは両方共グランド電位にある。
EEPROMセル対60の通常動作中、両方のデコード
信号DEC^及びDECBはいつも正の電源電圧にドラ
イブされる。デプリーションNチャネル素子(図示せず
)を使用してデコード信号DEC^及びDECBを■。
信号DEC^及びDECBはいつも正の電源電圧にドラ
イブされる。デプリーションNチャネル素子(図示せず
)を使用してデコード信号DEC^及びDECBを■。
0までもたらせる。そのような素子はドライブ回路に成
る遅れを加えるが、これは重要なことではない。という
のは、通常動作中デコード信号DEC^及びDECBが
決して変わらないがらである。デコード信号DEC^及
びDECBのドライブ回路にはNチャネル素子しか使え
ないので、デコード信号DEC^及びDECBは実際に
は■。。−vlに制限された電圧値を持つ、これは、プ
ログラミング・トランジスタ78.80をONにバイア
スするのに十分でありかつこれらプログラミング・トラ
ンジスタ78゜80が通常動作中状してスイッチされな
いので悪影響を及さない。
る遅れを加えるが、これは重要なことではない。という
のは、通常動作中デコード信号DEC^及びDECBが
決して変わらないがらである。デコード信号DEC^及
びDECBのドライブ回路にはNチャネル素子しか使え
ないので、デコード信号DEC^及びDECBは実際に
は■。。−vlに制限された電圧値を持つ、これは、プ
ログラミング・トランジスタ78.80をONにバイア
スするのに十分でありかつこれらプログラミング・トラ
ンジスタ78゜80が通常動作中状してスイッチされな
いので悪影響を及さない。
信号ROWとROWBが相補信号であるので、一方の選
択トランジスタ74又は76は常にONである。もし関
連するフローティング・ゲート・トランジスタ66又は
68がONにプログラミングされるならば、積出力信号
ライン62はグランドに接続される。もし関連するフロ
ーティング・ゲート・トランジスタ66.68がOFF
にプログラミングされるならば、積出力信号ライン62
はグランドに接続されない。
択トランジスタ74又は76は常にONである。もし関
連するフローティング・ゲート・トランジスタ66又は
68がONにプログラミングされるならば、積出力信号
ライン62はグランドに接続される。もし関連するフロ
ーティング・ゲート・トランジスタ66.68がOFF
にプログラミングされるならば、積出力信号ライン62
はグランドに接続されない。
普通の場合におけるようにプログラミングのためには高
圧がフローティング・ゲート・トランジスタ66.68
に印加される。上述した理由のために大型でなければな
らないプログラミング・トランジスタ78.80にも高
圧が印加される。実際には通常動作中にスイッチングさ
れるトランジスタである選択トランジスタ74及び76
は、高いプログラミング電圧を使ってドライブされるこ
とは決してない、従って、これら選択トランジスタを小
型に作ることができ、通常動作中のスイッチングが速く
なる。
圧がフローティング・ゲート・トランジスタ66.68
に印加される。上述した理由のために大型でなければな
らないプログラミング・トランジスタ78.80にも高
圧が印加される。実際には通常動作中にスイッチングさ
れるトランジスタである選択トランジスタ74及び76
は、高いプログラミング電圧を使ってドライブされるこ
とは決してない、従って、これら選択トランジスタを小
型に作ることができ、通常動作中のスイッチングが速く
なる。
第5図は、積出力信号ライン62に接続された複数個の
改良したEEFROMセル対6oを示す、積出力信号ラ
イン62は、出力信号PTをドライブする読み出し増幅
器82に接続されている。読み出し増幅器82は抵抗性
プルアップ素子(図示せず)を含み、この抵抗性プルア
ップ素子はとのEEPROHセル対60もグ対ソ0への
DC電流路を含まない時に積出力信号ライン62の電圧
をルベルまで引き上げる。
改良したEEFROMセル対6oを示す、積出力信号ラ
イン62は、出力信号PTをドライブする読み出し増幅
器82に接続されている。読み出し増幅器82は抵抗性
プルアップ素子(図示せず)を含み、この抵抗性プルア
ップ素子はとのEEPROHセル対60もグ対ソ0への
DC電流路を含まない時に積出力信号ライン62の電圧
をルベルまで引き上げる。
第5図から明らかなように、フローティング・ゲート
トランジスタ66.68の半分だけが積出力信号ライン
62に接続される。これが起こるのは、選択トランジス
タ74.76の一方だけが各列毎にONであるためであ
る0選択トランジスタ74.76は、プログラミング中
高圧を扱う必要がないので、最短のチャネル長素子を使
って設計できる0選択トランジスタ74.76の容量性
負荷は、従ってフローティング・ゲート・トランジスタ
66.68の容量性負荷よりもはるかに小さい。これは
積出力信号ライン62の容量性負荷を極小にする。
トランジスタ66.68の半分だけが積出力信号ライン
62に接続される。これが起こるのは、選択トランジス
タ74.76の一方だけが各列毎にONであるためであ
る0選択トランジスタ74.76は、プログラミング中
高圧を扱う必要がないので、最短のチャネル長素子を使
って設計できる0選択トランジスタ74.76の容量性
負荷は、従ってフローティング・ゲート・トランジスタ
66.68の容量性負荷よりもはるかに小さい。これは
積出力信号ライン62の容量性負荷を極小にする。
信号ROW及びRCV[lがスーパー電圧までドライブ
されないので、信号ROW及びROWBをドライブする
のにCMOS回路を使用できる。これは、電源電圧に対
してわざわざ信号ROW及びR(IWBを実際にドライ
ブさせる。従来装置におけるよりも大きいこの電圧振幅
は信号マージンを改良しかつスイッチング時間を速める
。その上、列ラインに直結された高圧ドライブ回路が無
い、これはドライブ回路の容量を小さくし、信号ROW
及びROWBを速くスイッチさせかつスイッチング時間
を更に短縮することに寄与する。
されないので、信号ROW及びROWBをドライブする
のにCMOS回路を使用できる。これは、電源電圧に対
してわざわざ信号ROW及びR(IWBを実際にドライ
ブさせる。従来装置におけるよりも大きいこの電圧振幅
は信号マージンを改良しかつスイッチング時間を速める
。その上、列ラインに直結された高圧ドライブ回路が無
い、これはドライブ回路の容量を小さくし、信号ROW
及びROWBを速くスイッチさせかつスイッチング時間
を更に短縮することに寄与する。
従来装置において積出力信号ライン62に起こる単方向
結合は、改良したEEPROMセル対60では起こらな
い。両方の選択トランジスタ74及び76は、積出力信
号ライン62に直結されかつ信号ROW及びROIII
Bによって駆動される。−力選択トランジスタがOFF
にスイッチングされると、他方の選択トランジスタはO
Nにスイッチングされる。一方の選択トランジスタをス
イッチングすることによって生じられるどんな電荷結合
も、他方の選択トランジスタの反対方向へのスイッチン
グによって平衡される。従って、種々の電荷結合機構に
より積出力信号ライン62にはより小さい正味の効果が
見い出される。
結合は、改良したEEPROMセル対60では起こらな
い。両方の選択トランジスタ74及び76は、積出力信
号ライン62に直結されかつ信号ROW及びROIII
Bによって駆動される。−力選択トランジスタがOFF
にスイッチングされると、他方の選択トランジスタはO
Nにスイッチングされる。一方の選択トランジスタをス
イッチングすることによって生じられるどんな電荷結合
も、他方の選択トランジスタの反対方向へのスイッチン
グによって平衡される。従って、種々の電荷結合機構に
より積出力信号ライン62にはより小さい正味の効果が
見い出される。
改良したEEPROMセルには若干の余分なレイアウト
面積が必要であるが、このような改良した構成を使って
相当な速度上昇が実現される。プログラマブル論理装置
のAND−ORアレイに要する面積は、一般に装置全体
の面積の大部分ではない。
面積が必要であるが、このような改良した構成を使って
相当な速度上昇が実現される。プログラマブル論理装置
のAND−ORアレイに要する面積は、一般に装置全体
の面積の大部分ではない。
従って、この領域中のレイアウト面積の、20%又は2
5%までの百分率増加は、装置を製造するのに要する全
面積に大幅には影響しない1面積を狭くできない反面、
製造技術を変更する必要無しに装置全体の速度上昇をか
なり改良する。
5%までの百分率増加は、装置を製造するのに要する全
面積に大幅には影響しない1面積を狭くできない反面、
製造技術を変更する必要無しに装置全体の速度上昇をか
なり改良する。
この発明の望ましい実施例を図示して説明したが、この
発明の精神及び範囲から逸脱すること無く形状や細部を
種々変更できるのは当業者には理解されよう。
発明の精神及び範囲から逸脱すること無く形状や細部を
種々変更できるのは当業者には理解されよう。
第1図はプログラマブル論理装置の一部を示す回路図、
第2図は従来技術に利用されたEEFROMの回路図、
第3図は従来技術で知られたようなプログラマブル論理
装置の一部を示す回路図、第4図はこの発明の改良した
EEFROMセルを示す回路図、そして第5図はこの発
明のEEPRONセルを使用するプログラマブル論理装
置の一部を示す回路図である。 図において、10はプログラマブル論理装置、28〜3
4は列ライン、60はEEFROMセル対、62は積出
力信号ライン、64は積グランド信号ライン、66と6
8はフローティング・ゲート・トランジスタ、70はノ
ード、72は電源電圧ライン、74と76は選択トラン
ジスタ、78と80はプログラミング・トランジスタで
ある。 図面の浄書(内容に変更なし) トランジスタ
第2図は従来技術に利用されたEEFROMの回路図、
第3図は従来技術で知られたようなプログラマブル論理
装置の一部を示す回路図、第4図はこの発明の改良した
EEFROMセルを示す回路図、そして第5図はこの発
明のEEPRONセルを使用するプログラマブル論理装
置の一部を示す回路図である。 図において、10はプログラマブル論理装置、28〜3
4は列ライン、60はEEFROMセル対、62は積出
力信号ライン、64は積グランド信号ライン、66と6
8はフローティング・ゲート・トランジスタ、70はノ
ード、72は電源電圧ライン、74と76は選択トラン
ジスタ、78と80はプログラミング・トランジスタで
ある。 図面の浄書(内容に変更なし) トランジスタ
Claims (1)
- 【特許請求の範囲】 1、出力信号ラインに接続されて制御入力端子を有する
選択トランジスタと、 この選択トランジスタに接続され、電荷蓄積ノードに貯
えた電荷によって動作が制御されるフローティング・ゲ
ート・トランジスタと、 このフローティング・ゲート・トランジスタ及び電源に
接続されて制御入力端子を有するプログラミング・トラ
ンジスタと、 を備えたセルであつて、 このセルは、前記電荷蓄積ノードと前記電源の間で前記
プログラミング・トランジスタを通して電荷を転送する
ことによりプログラミングされ、そして前記セルは制御
信号を前記選択トランジスタへ印加することにより読み
出される消去可能な不揮発性記憶セル。 2、電源は、電荷蓄積ノードに電荷を貯えるためにプロ
グラミング電圧レベルまで電圧上昇され、さもなければ
グランド電位に留る請求項1記載のセル。 3、電荷蓄積ノードに容量性結合される他の電源を更に
備え、前記他の電源は前記電荷蓄積ノードから電荷を除
去させるためにプログラミング電圧レベルまで電圧上昇
され、さもなければグランド電位に留る請求項1記載の
セル。 4、電源は、電荷蓄積ノードに電荷を貯えるためにプロ
グラミング電圧レベルまで電圧上昇され、さもなければ
グランド電位に留る請求項3記載のセル。 5、プログラミング・トランジスタは選択トランジスタ
よりも物理的に大きく、通常の動作電圧よりも高いプロ
グラミング電圧が前記プログラミング・トランジスタに
のみ印加される請求項1記載のセル。 6、通常動作中、プログラミング・トランジスタはいつ
もONにスイッチングされており、電源は大地に接続さ
れており、そして選択トランジスタはその制御入力端子
へ印加された高い電圧によつてONにスイッチングされ
、これにより出力信号ラインはもしフローティング・ゲ
ート・トランジスタがそのフローティング・ゲートによ
つてONであるように制御されるならば大地に接続され
、そして前記出力信号ラインはさもなければセルを通し
て大地の接続されない請求項1記載のセル。 7、出力信号ラインと、 第1及び第2のフローティング・ゲート・トランジスタ
であって、その各々がフローティング・ゲートに貯えた
電荷として接続情報の1ビットを記憶するものと、 前記第1及び第2のフローティング・ゲート・トランジ
スタのそれぞれと前記出力信号ラインの間に接続された
第1及び第2の選択トランジスタと、 前記第1及び第2のフローティング・ゲート・トランジ
スタのそれぞれと電源の間に接続された第1及び第2の
プログラミング・トランジスタと、を備え、 前記第1及び第2のフローティング・ゲート・トランジ
スタはそれらのゲートと前記電源の間で前記第1及び第
2のプログラミング・トランジスタをそれぞれ通して電
荷を転送することによってプログラミングされ、そして
前記第1及び第2のフローティング・ゲート・トランジ
スタは前記第1及び第2の選択トランジスタをそれぞれ
ONにすることによって読み出される、 プログラマブル論理装置のアレイ接続スイッチ素子。 8、第1及び第2のプログラミング・トランジスタが選
択トランジスタよりも物理的に大きく、そして通常の動
作電圧よりも高いプログラミング電圧が前記プログラミ
ング・トランジスタにのみ印加される請求項7記載のス
イッチ素子。 9、通常動作中、プログラミング・トランジスタはいつ
もONにスイッチングされており、電源は大地に接続さ
れており、そして選択トランジスタはその制御入力端子
へ印加された高い電圧によつてONにスイッチングされ
、これにより出力信号ラインはもし接続されたフローテ
ィング・ゲート・トランジスタがそのフローティング・
ゲートによってONであるように制御されるならば大地
に接続され、そして前記出力信号ラインはさもなければ
セルを通して大地に接続されない請求項7記載のスイッ
チ素子。 10、入力信号列及び積信号ラインを含むAND−OR
アレイを有し、1本の列と1本の積信号ラインの各接続
点にスイッチ素子が含まれるプログラマブル論理装置で
あって、 前記積信号ラインに接続されて制御入力端子を有する選
択トランジスタと、 この選択トランジスタに接続され、電荷蓄積ノードに貯
えた電荷によって動作が制御されるフローティング・ゲ
ート・トランジスタと、 このフローティング・ゲート・トランジスタ及び電源に
接続されて制御入力端子を有するプログラミング・トラ
ンジスタと、 を備え、 前記スイッチ素子は、前記電荷蓄積ノードと前記電源の
間で前記プログラミング・トランジスタを通して電荷を
転送することによりプログラミングされ、そして前記ス
イッチ素子は前記選択トランジスタへ制御信号を印加す
ることにより読み出される、 プログラマブル論理装置。 11、プログラマブル・トランジスタは選択トランジス
タよりも物理的に大きく、通常の動作電圧よりも高いプ
ログラミング電圧が前記プログラミング・トランジスタ
にのみ印加される請求項10記載のプログラマブル論理
装置。 12、通常動作中、プログラミング・トランジスタはい
つもONにスイッチングされており、電源は大地に接続
されており、そして選択トランジスタはその制御入力端
子へ印加された高い電圧によつてONにスイッチングさ
れ、これにより積信号ラインはもしフローティング・ゲ
ート・トランジスタがそのフローティング・ゲートによ
ってONであるように制御されるならば大地に接続され
、そして出力信号ラインはさもなければセルを通して大
地に接続されない請求項10記載のプログラマブル論理
装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US429,308 | 1989-10-31 | ||
US07/429,308 US5170373A (en) | 1989-10-31 | 1989-10-31 | Three transistor eeprom cell |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03210818A true JPH03210818A (ja) | 1991-09-13 |
Family
ID=23702691
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2292205A Pending JPH03210818A (ja) | 1989-10-31 | 1990-10-31 | 消去可能な不揮発性記憶セル、プログラマブル論理装置のアレイ接続スイッチ素子、及びプログラマブル論理装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5170373A (ja) |
EP (1) | EP0426282B1 (ja) |
JP (1) | JPH03210818A (ja) |
KR (1) | KR910008732A (ja) |
DE (1) | DE69031648T2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012191455A (ja) * | 2011-03-10 | 2012-10-04 | Toshiba Corp | 半導体集積回路 |
JP2014212551A (ja) * | 2014-06-23 | 2014-11-13 | 株式会社東芝 | 半導体集積回路 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4121053C2 (de) * | 1991-06-26 | 1995-10-19 | Eurosil Electronic Gmbh | Speicherzelle mit Floating-Gate-Transistor |
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US5930638A (en) * | 1993-07-12 | 1999-07-27 | Peregrine Semiconductor Corp. | Method of making a low parasitic resistor on ultrathin silicon on insulator |
US5864162A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Seimconductor Corporation | Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire |
EP0757835A1 (en) * | 1994-04-29 | 1997-02-12 | Atmel Corporation | High-speed, non-volatile electrically programmable and erasable cell and method |
US5596524A (en) * | 1995-04-21 | 1997-01-21 | Advanced Micro Devices, Inc. | CMOS memory cell with gate oxide of both NMOS and PMOS transistors as tunneling window for program and erase |
US5754471A (en) * | 1995-06-06 | 1998-05-19 | Advanced Micro Devices, Inc. | Low power CMOS array for a PLD with program and erase using controlled avalanche injection |
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US5581501A (en) * | 1995-08-17 | 1996-12-03 | Altera Corporation | Nonvolatile SRAM cells and cell arrays |
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