JPS5928379A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、フィールド領域に低温プロセスで比較的厚い
絶縁膜を埋め込み、微細ＭＯ８ＦＥＴを集積形成する半
導体装置の製造方法に関する。
絶縁膜を埋め込み、微細ＭＯ８ＦＥＴを集積形成する半
導体装置の製造方法に関する。
酸化膜を用いた素子分離技術はいくつかあるが、その中
でも、素子平面の平坦化及びバーズビーク（フィールド
酸化膜が鳥のくちばしのように素子部分に食い込むこと
）の除去という点でＢＯＸ法（Ｂｕｒｙｉｎｇ ０ｘｉ
ｄｅ １ｎｔｏ ５ｉｌｉｃｏｎ Ｇｒｏｏｖｅ）が最
近注目されている。このＢＯＸ法を簡単に説明すると、
まず半導体基板の素子領域を残して、フィールド領域を
１９ライエツチングしてほぼ垂直壁を有する溝を形成す
る。そしてこの溝に、低温プロセスによる絶縁膜堆積と
平坦化プロセスを経て、表面が平坦になるように絶縁膜
を埋込む。このようにして絶縁分離された素子形成領域
に通常の工程で、素子を形成することができる。
でも、素子平面の平坦化及びバーズビーク（フィールド
酸化膜が鳥のくちばしのように素子部分に食い込むこと
）の除去という点でＢＯＸ法（Ｂｕｒｙｉｎｇ ０ｘｉ
ｄｅ １ｎｔｏ ５ｉｌｉｃｏｎ Ｇｒｏｏｖｅ）が最
近注目されている。このＢＯＸ法を簡単に説明すると、
まず半導体基板の素子領域を残して、フィールド領域を
１９ライエツチングしてほぼ垂直壁を有する溝を形成す
る。そしてこの溝に、低温プロセスによる絶縁膜堆積と
平坦化プロセスを経て、表面が平坦になるように絶縁膜
を埋込む。このようにして絶縁分離された素子形成領域
に通常の工程で、素子を形成することができる。
しかしながら、このＢＯＸ法によって作成された素子に
はその後いくつかの問題があることが明らかになった。
はその後いくつかの問題があることが明らかになった。
その一つはＭＯＳ ＦＥＴのチャネル幅が１．４μｍ程
度からさらに狭く０．７μｍ近傍まで微小に々ると、し
きい値電圧Ｖ、が設計値よシも下がる現象が見られるこ
とである。この現象はチャネル幅方向両端のチャネル領
域表面部での電界集中によると考えられている。この対
策として、現在ではチャネル幅方向の両端部近傍に不純
物を多く含ませる方法をとっている。具体的には、反転
防止のだめの不純物イオン注入時における横方向の素子
領域への不純物分布のひろがシを利用しているのが現状
である。しかよる本来の深さ方向への不純物注入を利用
せず、派生的に生じる横方向へのひろがりを利用してい
るためその効果は小さく、又制御も困難であった。
度からさらに狭く０．７μｍ近傍まで微小に々ると、し
きい値電圧Ｖ、が設計値よシも下がる現象が見られるこ
とである。この現象はチャネル幅方向両端のチャネル領
域表面部での電界集中によると考えられている。この対
策として、現在ではチャネル幅方向の両端部近傍に不純
物を多く含ませる方法をとっている。具体的には、反転
防止のだめの不純物イオン注入時における横方向の素子
領域への不純物分布のひろがシを利用しているのが現状
である。しかよる本来の深さ方向への不純物注入を利用
せず、派生的に生じる横方向へのひろがりを利用してい
るためその効果は小さく、又制御も困難であった。
本発明は、かかるＢＯＸ法におけるしきい値電圧の異常
な低下の現象を、パターン設計のみによって解決し、制
御性よく設計値通りのしきい値電圧の設定を可能ならし
める半導体装置の製造方法を提供することを目的とする
。
な低下の現象を、パターン設計のみによって解決し、制
御性よく設計値通りのしきい値電圧の設定を可能ならし
める半導体装置の製造方法を提供することを目的とする
。
本発明は、半導体基板のフィールド領域にドライエツチ
ングによりほぼ垂直壁を有する溝を形成し、この溝に表
面が平坦になるように低温プロセスで絶縁膜を埋込み、
この絶縁膜で分離された素子形成領域にＭＯＳ ＦＥＴ
を形成するに際して、ＭＯＳ ＦＥＴを、チャネル領域
がチャネル幅方向の両端部で外側に凸形をなし、この凸
形部分で所定のチャネル幅寸法となるように／４ターン
設計することを特徴とする。
ングによりほぼ垂直壁を有する溝を形成し、この溝に表
面が平坦になるように低温プロセスで絶縁膜を埋込み、
この絶縁膜で分離された素子形成領域にＭＯＳ ＦＥＴ
を形成するに際して、ＭＯＳ ＦＥＴを、チャネル領域
がチャネル幅方向の両端部で外側に凸形をなし、この凸
形部分で所定のチャネル幅寸法となるように／４ターン
設計することを特徴とする。
本発明によれば、ＭＯＳＦＥＴのチャネル幅が１μｍ程
度あるいはそれ以下にまで小さくなった場合にも、従来
のような異常しきい値電圧の低下がなくなる。そしてチ
ャネル領域の凸形とする寸法をチャネル幅に応じて適当
に設定することによシ、簡単にかつ制御性よくしきい値
電圧を設定することができる。
度あるいはそれ以下にまで小さくなった場合にも、従来
のような異常しきい値電圧の低下がなくなる。そしてチ
ャネル領域の凸形とする寸法をチャネル幅に応じて適当
に設定することによシ、簡単にかつ制御性よくしきい値
電圧を設定することができる。
本発明によるパターン設計でＭＯＳ ＦＥＴのしきい値
電圧低下が抑制される理由は次のとおりである。従来の
ＢＯＸ法に従って形成した第１図（＆）に示すＭＯＳ
ＦＥＴパターンにおいて、チャネル幅Ｗが小さくなると
、前述のようにチャネル幅両端部で電界集中によるしき
い値電圧の低下が見られるようになシ、あるダートバイ
アスを与えたときのチャネル幅方向についての電流分布
は同図（ｂ）の如く々る。つまシテヤネル幅方向両端部
で中央部よシも電流が流れ易くなっている。
電圧低下が抑制される理由は次のとおりである。従来の
ＢＯＸ法に従って形成した第１図（＆）に示すＭＯＳ
ＦＥＴパターンにおいて、チャネル幅Ｗが小さくなると
、前述のようにチャネル幅両端部で電界集中によるしき
い値電圧の低下が見られるようになシ、あるダートバイ
アスを与えたときのチャネル幅方向についての電流分布
は同図（ｂ）の如く々る。つまシテヤネル幅方向両端部
で中央部よシも電流が流れ易くなっている。
これに対し、第２図（ａ）の↓うにチャネル領域のチャ
ネル幅方向両端部を凸形とし、この凸形部分で所定のチ
ャネル幅Ｗとなるように・母ターン設計すると、この凸
形部分では中央部に比べて、実質的に電流が流れにくく
なる。従ってチャネル幅が小さくなったことによるチャ
ネル幅方向両端部でのしきい値電圧の低下の影響が補償
され、結局チャネル幅方向についての電流分布が第２図
（ｂ）のように均一になる。即ち、等測的にしきい値電
圧の低下がないのと同じになる。
ネル幅方向両端部を凸形とし、この凸形部分で所定のチ
ャネル幅Ｗとなるように・母ターン設計すると、この凸
形部分では中央部に比べて、実質的に電流が流れにくく
なる。従ってチャネル幅が小さくなったことによるチャ
ネル幅方向両端部でのしきい値電圧の低下の影響が補償
され、結局チャネル幅方向についての電流分布が第２図
（ｂ）のように均一になる。即ち、等測的にしきい値電
圧の低下がないのと同じになる。
以下に本発明の詳細な説明する。第３図（＆）〜（ｆ）
は一実施例の製造工程を示す断面図である。
は一実施例の製造工程を示す断面図である。
まず、第３図（ａ）に示すように、面方位（１００）。
比抵抗が４０〜５０Ω１程度のボロンを含んだｐ型シリ
コン基板１を用意し、これに通常の写真蝕刻工程により
素子形成領域をレジストまたはＡｔ等のマスク２で覆い
、フィールド領域のシリコン基板１をドライエツチング
によシ所望のフィールド膜厚相尚分だけエツチングして
溝を形成し、次いでデロンイオ／注入を行う。３がイオ
ン注入層である。素子形成領域の）ｅターン、即ちマス
ク２のパターンは、第４図（、）に示すように、チャネ
ル領域となるべき領域のチャネル幅方向両端部に凸形部
４ ａ ＋ ４ ｂが形成されるようにし、この凸形部
４ａｒ４ｂの位置で所定のチャネル幅Ｗとなるように設
計されている。′凸形部４ａ、４ｂの大きさは、第３図
ＣＩＬ）中に記載のように０．４μｍ Ｘ １．０μｍ
とした。つぎに（ｂ）に示すように、全面に溝の深さと
同程度以上の厚さにプラズマＣＶＤに」るＳ ｒ ０２
膜５１を堆積する。
コン基板１を用意し、これに通常の写真蝕刻工程により
素子形成領域をレジストまたはＡｔ等のマスク２で覆い
、フィールド領域のシリコン基板１をドライエツチング
によシ所望のフィールド膜厚相尚分だけエツチングして
溝を形成し、次いでデロンイオ／注入を行う。３がイオ
ン注入層である。素子形成領域の）ｅターン、即ちマス
ク２のパターンは、第４図（、）に示すように、チャネ
ル領域となるべき領域のチャネル幅方向両端部に凸形部
４ ａ ＋ ４ ｂが形成されるようにし、この凸形部
４ａｒ４ｂの位置で所定のチャネル幅Ｗとなるように設
計されている。′凸形部４ａ、４ｂの大きさは、第３図
ＣＩＬ）中に記載のように０．４μｍ Ｘ １．０μｍ
とした。つぎに（ｂ）に示すように、全面に溝の深さと
同程度以上の厚さにプラズマＣＶＤに」るＳ ｒ ０２
膜５１を堆積する。
そして、例えば弗化アンモニウムで、１分間エツチング
してやるとフィールド領域と素子形成領域の境界にでき
ている段差部の側面に堆積したプラズマＣＶＤ Ｓ ｓ
０２膜５ｘＦｉ平坦部に比べて、エツチング速度が３
〜２０倍はやいため選択的に上記段差部側面のプラズマ
ＣＶＤ Ｓ ｉＯ２膜５１が除去される。その後素子形
成領域上のマスク２を除去すると、マスク２上に堆積し
たプラズマＣＶＤＳｉＯ２膜５１も一緒に除去され、（
Ｃ）に示すようにフィールド領域にのみプラズマＣＶＤ
５１０２膜５１が埋め込まれる。この時のフィールド
領域と素子形成領域との境界には図に示すよう処断面形
状が一定の細溝が形成される。次に（ｄ）に示すように
上記細溝を埋めるようにＣＶＤによる５１０２膜５２を
堆積し、更にその表面の凹部を埋めるように、流動性で
かつ上記ＣｖＤＳ１０２膜５２とエツチング速度が等し
くなるような平坦化膜６を形成して表面を平坦にする。
してやるとフィールド領域と素子形成領域の境界にでき
ている段差部の側面に堆積したプラズマＣＶＤ Ｓ ｓ
０２膜５ｘＦｉ平坦部に比べて、エツチング速度が３
〜２０倍はやいため選択的に上記段差部側面のプラズマ
ＣＶＤ Ｓ ｉＯ２膜５１が除去される。その後素子形
成領域上のマスク２を除去すると、マスク２上に堆積し
たプラズマＣＶＤＳｉＯ２膜５１も一緒に除去され、（
Ｃ）に示すようにフィールド領域にのみプラズマＣＶＤ
５１０２膜５１が埋め込まれる。この時のフィールド
領域と素子形成領域との境界には図に示すよう処断面形
状が一定の細溝が形成される。次に（ｄ）に示すように
上記細溝を埋めるようにＣＶＤによる５１０２膜５２を
堆積し、更にその表面の凹部を埋めるように、流動性で
かつ上記ＣｖＤＳ１０２膜５２とエツチング速度が等し
くなるような平坦化膜６を形成して表面を平坦にする。
そして、平坦化膜６及びＣＶＤ Ｓ １０２膜５２をド
ライエツチングによシ全面均一にエツチングし、素子形
成領域のシリコンを露出させると、（、）に示すように
フィールド領域は、はぼ平坦に５ＩＯ２膜ｓ （５ｉ
＋ ５ｚ ）で埋め込まれる。その後（ｆ）に示すよう
に、素子形成領域に９００℃のドライ酸化によＨ３００
Ｘのダート酸化膜７を成長させ、しかるのちに、多結晶
シリコンをたとえば３０００Ｘ堆積し、これを写真蝕刻
法によシバターニングしてダート電極８を形成し、この
あと、ソースドレイン領域及び多結晶シリコン部分にた
とえば５Ｘ１０１５／ｉのドーズ量で加速電圧を５０ｋ
Ｖとしひ素を注入してソース９、ドレイン１０を形成し
、最後にＣＶＤ酸化膜とＣＶＤ ｐｓｃ膜をかぶせて保
護膜１ノを形成した後、コンタクトホールをあけてＡ／
−１ｉ；給配線１２．１３を形成して、完成する。
ライエツチングによシ全面均一にエツチングし、素子形
成領域のシリコンを露出させると、（、）に示すように
フィールド領域は、はぼ平坦に５ＩＯ２膜ｓ （５ｉ
＋ ５ｚ ）で埋め込まれる。その後（ｆ）に示すよう
に、素子形成領域に９００℃のドライ酸化によＨ３００
Ｘのダート酸化膜７を成長させ、しかるのちに、多結晶
シリコンをたとえば３０００Ｘ堆積し、これを写真蝕刻
法によシバターニングしてダート電極８を形成し、この
あと、ソースドレイン領域及び多結晶シリコン部分にた
とえば５Ｘ１０１５／ｉのドーズ量で加速電圧を５０ｋ
Ｖとしひ素を注入してソース９、ドレイン１０を形成し
、最後にＣＶＤ酸化膜とＣＶＤ ｐｓｃ膜をかぶせて保
護膜１ノを形成した後、コンタクトホールをあけてＡ／
−１ｉ；給配線１２．１３を形成して、完成する。
なお、ダート電極８のパターンは、第４図（ｂ）に示す
ようにチャネル領域幅方向両端の凸形部４ａｒ ４ｂを
カバーするようになっている。
ようにチャネル領域幅方向両端の凸形部４ａｒ ４ｂを
カバーするようになっている。
このようにして形成されたＭＯＳ ＦＥＴについて、チ
ャネル幅Ｗを種々変化させた場合に得られたしきい値電
圧の測定結果を第５図に示した。いづれの場合において
も所定のしきい値電圧０，８Ｖに対してほぼ期待どおシ
の値を示している。
ャネル幅Ｗを種々変化させた場合に得られたしきい値電
圧の測定結果を第５図に示した。いづれの場合において
も所定のしきい値電圧０，８Ｖに対してほぼ期待どおシ
の値を示している。
以上のように本実施例によれば、マスクパターンの設計
のみでＢＯＸ法による素子分離を行ったＭＯＳ ＦＥＴ
のチャネル幅の縮小による異常しきい値の低下が抑えら
れる。しかも、実施例で説明したチャネル幅方向両端部
の凸形部４ａｒ４ｂの寸法を選ぶことでしきい値電圧の
最適設計が容易に行い得る。実験によれば、凸形部４ａ
。
のみでＢＯＸ法による素子分離を行ったＭＯＳ ＦＥＴ
のチャネル幅の縮小による異常しきい値の低下が抑えら
れる。しかも、実施例で説明したチャネル幅方向両端部
の凸形部４ａｒ４ｂの寸法を選ぶことでしきい値電圧の
最適設計が容易に行い得る。実験によれば、凸形部４ａ
。
４ｂの外方に突出する寸法を０．３〜０．５μｍの範囲
に選ぶことが、チャネル幅寸法を変えてもしきい値が変
らない好ましい条件であることが明らかになった。
に選ぶことが、チャネル幅寸法を変えてもしきい値が変
らない好ましい条件であることが明らかになった。
なお、従来のようにイオン注入による不純物の横方向ひ
ろがシの効果を利用してしきい値低下を補償する方法は
、その最適化条件の設定が難しいだり−でなく、次のよ
うな問題もある。すなわち不純物の′よこ方向ひろがシ
を得るために第１回目のイオン注入工程においては、そ
の後に形成する溝の深さの約半分程度の射影飛程Ｒ１を
もつ加速電圧でポロンのイオン注入を行なう必要がある
。この場合、深さ方向の標準偏差値ΔＲｐはＲ１の１／
２〜１／３の大きさに相当する。そしてボロンのような
イオンは比較的軽くマスクの下へのイオンの横方内拡が
シΔＸも比較的太きいが、それでもせいぜいΔＸ勾ΔＲ
であるので、その大きさ自体実際には非常に小さい。
ろがシの効果を利用してしきい値低下を補償する方法は
、その最適化条件の設定が難しいだり−でなく、次のよ
うな問題もある。すなわち不純物の′よこ方向ひろがシ
を得るために第１回目のイオン注入工程においては、そ
の後に形成する溝の深さの約半分程度の射影飛程Ｒ１を
もつ加速電圧でポロンのイオン注入を行なう必要がある
。この場合、深さ方向の標準偏差値ΔＲｐはＲ１の１／
２〜１／３の大きさに相当する。そしてボロンのような
イオンは比較的軽くマスクの下へのイオンの横方内拡が
シΔＸも比較的太きいが、それでもせいぜいΔＸ勾ΔＲ
であるので、その大きさ自体実際には非常に小さい。
またΔＸをかせぐには、ΔＲを大きくする必要があシ、
その場合には加速電圧を大きくとるととになる。こうす
ると、射影飛程Ｒが大きくなシ■アの降下の制御には効
かなくなる。また溝の側面にのこすボロンの注入量が多
すぎると、そもそもボロンの拡散係数自体が大きいので
、ボロンがその後の熱処理で素子形成領域の中央部まで
不必要に拡散することがある。こうなると、本来のしき
い値電圧自体を大きくくるわせることになり、またさら
に素子形成領域に形成した拡散層の耐圧の低下や寄生容
量の増大など、素子特性への悪い影響がある。以上のよ
うな点を考慮すると、マスクツ！ターンの設計のみでし
きい値電圧の最適制御を行う本発明の方法が極めて有用
であることは明らかである。
その場合には加速電圧を大きくとるととになる。こうす
ると、射影飛程Ｒが大きくなシ■アの降下の制御には効
かなくなる。また溝の側面にのこすボロンの注入量が多
すぎると、そもそもボロンの拡散係数自体が大きいので
、ボロンがその後の熱処理で素子形成領域の中央部まで
不必要に拡散することがある。こうなると、本来のしき
い値電圧自体を大きくくるわせることになり、またさら
に素子形成領域に形成した拡散層の耐圧の低下や寄生容
量の増大など、素子特性への悪い影響がある。以上のよ
うな点を考慮すると、マスクツ！ターンの設計のみでし
きい値電圧の最適制御を行う本発明の方法が極めて有用
であることは明らかである。
第１図（ａ） 、 （ｂ）は従来法によるＭＯＳ ＦＥ
Ｔのパターンと電流分布を示す図、第２図（ａ） 、
（ｂ）は本発明の方法によるＭＯＳ ＦＥＴのパターン
と電流分布を示す図、第３図（、）〜（ｆ）は本発明の
一実施例の製造工程を示す断面図、第４図（ａ） 、
（ｂ）は同実施例の工程要部のパターン図、第５図は実
施例によシ得られたＭＯＳ ＦＥＴの特性を示す図であ
る。 注入層、４ｍ、４ｂ−凸形部、５１・・・プラズマＣｖ
ＤＳ１０２膜、５２・ＣＶＤ Ｓｉ０，２膜、６・・・
平坦化膜、２・・・ダート酸化膜、８・・・ダート電極
、９・・・ソース、１０・・・ドレイン、１１・・・保
護膜、１２．１３・・・電極配線。 出願人代理人 弁理士 鈴 江 武 産生１図 矛２ 図 Ｕ Ｗ チ３図 矛３図 ′Ｊ−４図
Ｔのパターンと電流分布を示す図、第２図（ａ） 、
（ｂ）は本発明の方法によるＭＯＳ ＦＥＴのパターン
と電流分布を示す図、第３図（、）〜（ｆ）は本発明の
一実施例の製造工程を示す断面図、第４図（ａ） 、
（ｂ）は同実施例の工程要部のパターン図、第５図は実
施例によシ得られたＭＯＳ ＦＥＴの特性を示す図であ
る。 注入層、４ｍ、４ｂ−凸形部、５１・・・プラズマＣｖ
ＤＳ１０２膜、５２・ＣＶＤ Ｓｉ０，２膜、６・・・
平坦化膜、２・・・ダート酸化膜、８・・・ダート電極
、９・・・ソース、１０・・・ドレイン、１１・・・保
護膜、１２．１３・・・電極配線。 出願人代理人 弁理士 鈴 江 武 産生１図 矛２ 図 Ｕ Ｗ チ３図 矛３図 ′Ｊ−４図
Claims (2)
- （１）半導体基板のフィールド領域にドライエツチング
によシはぼ垂直壁を有する溝を形成し、この溝に表面が
平坦になるように低温プロセスで絶縁膜を埋込み、この
絶縁膜で分離された素子形成領域にＭＯＳ ＦＥＴを形
成する方法において、前記ＭＯ８ＦＥＴは、チャネル領
域がチャネル幅方向の両端部で外側に凸形をなし、この
凸形部分で所定のチャネル幅寸法となるようにパターン
設計することを特徴とする半導体装置の製造方法。 - （２）前記溝に絶縁膜を埋込む工程は、溝の形成に用い
たマスクを残した状態で全面にプラズマＣＶＤ ５ｉｎ
２膜を堆積し、緩衝弗酸液によシその段差部をエツチン
グして露出した前記マスクを除去することによシその上
のプラズマＣＶＤ５１０２膜をリフトオフ加工し、次い
で素子領域周辺に形成された細溝を埋めるように全面に
ＣｖＤｓｌｏ２膜を堆積してその表面を流動性物質から
なる平坦化膜で平坦化し、この平坦化膜とその下のＣｖ
ＤＳＩＯ２膜をこれらに対して等しいエツチング速度の
ドライエツチング法によシ全面均一にエツチングするも
のである特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13868282A JPS5928379A (ja) | 1982-08-10 | 1982-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13868282A JPS5928379A (ja) | 1982-08-10 | 1982-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5928379A true JPS5928379A (ja) | 1984-02-15 |
Family
ID=15227638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13868282A Pending JPS5928379A (ja) | 1982-08-10 | 1982-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928379A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009267027A (ja) * | 2008-04-24 | 2009-11-12 | Seiko Epson Corp | 半導体装置及びその製造方法 |
-
1982
- 1982-08-10 JP JP13868282A patent/JPS5928379A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009267027A (ja) * | 2008-04-24 | 2009-11-12 | Seiko Epson Corp | 半導体装置及びその製造方法 |
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