JPS61220372A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61220372A JPS61220372A JP6148585A JP6148585A JPS61220372A JP S61220372 A JPS61220372 A JP S61220372A JP 6148585 A JP6148585 A JP 6148585A JP 6148585 A JP6148585 A JP 6148585A JP S61220372 A JPS61220372 A JP S61220372A
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- JP
- Japan
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- film
- gate electrode
- source
- drain
- forming
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野〕
本発明は、絶縁ゲート型（ＭＯＳ型）半導体装置の製造
方法に関する。
方法に関する。
ＭＯ３集積回路は、素子の微細化が進むにつれて、いわ
ゆる比例縮小剤に則った浅い接合を持つ拡散層によりソ
ース、ドレインを形成することが難しくなってきている
。このため、チャネル長の減少とともにしきい値が低下
する短チヤネル効果が問題になっている。また素子を微
細化したときに、ドレイン近傍の高電界領域でインパク
ト・アイオニゼーションによるホット・エレクトロンが
生成され、これが素子特性に悪影響を及ぼす。このよう
な高電界を緩和するために、いわゆるＬＤＤ（Ｌｉａｈ
ｔｌｙ Ｄｏｔ）ｅｄ Ｄｒａｉｎ）構造が使われ
るが、微細素子においてこのＬＤＤ構造を比例縮小して
用いることは回能である。
ゆる比例縮小剤に則った浅い接合を持つ拡散層によりソ
ース、ドレインを形成することが難しくなってきている
。このため、チャネル長の減少とともにしきい値が低下
する短チヤネル効果が問題になっている。また素子を微
細化したときに、ドレイン近傍の高電界領域でインパク
ト・アイオニゼーションによるホット・エレクトロンが
生成され、これが素子特性に悪影響を及ぼす。このよう
な高電界を緩和するために、いわゆるＬＤＤ（Ｌｉａｈ
ｔｌｙ Ｄｏｔ）ｅｄ Ｄｒａｉｎ）構造が使われ
るが、微細素子においてこのＬＤＤ構造を比例縮小して
用いることは回能である。
本発明は、上記した問題を解決したＭＯ８型半導体装置
の製造方法を提供することを目的とする。
の製造方法を提供することを目的とする。
本発明は、基板の半導体表面上にゲート絶縁膜を介して
ゲート電極を形成した後、ソース、ドレイン形成予定領
域上におけるゲート電極の側方部分に、例えば選択ＣＶ
Ｄ技術により半導体膜を形成させ、この後従来と同様に
ゲート電極をマスクとして不純物をドープしてソース、
ドレイン領域を形成することを特徴とする。
ゲート電極を形成した後、ソース、ドレイン形成予定領
域上におけるゲート電極の側方部分に、例えば選択ＣＶ
Ｄ技術により半導体膜を形成させ、この後従来と同様に
ゲート電極をマスクとして不純物をドープしてソース、
ドレイン領域を形成することを特徴とする。
（発明の効果）
本発明によれば、ソース、ドレイン形成予定領域上のう
ちゲート電極の側方位置に半導体膜を選択的に形成させ
てソース、ドレイン領域を形成するため、例えばソース
、ドレイン領域の接合面がゲート電極に隣接する部分で
はゲート絶縁膜と半導体基板の界面位置とほぼ同じ位置
にするか、あるいはそれより上に位置するように制御す
ることが可能である。この結果ゲート電極近傍では実効
的に極めて浅いソース、ドレイン接合深さが得られる。
ちゲート電極の側方位置に半導体膜を選択的に形成させ
てソース、ドレイン領域を形成するため、例えばソース
、ドレイン領域の接合面がゲート電極に隣接する部分で
はゲート絶縁膜と半導体基板の界面位置とほぼ同じ位置
にするか、あるいはそれより上に位置するように制御す
ることが可能である。この結果ゲート電極近傍では実効
的に極めて浅いソース、ドレイン接合深さが得られる。
従って本発明によれば、チャネル長の減少に伴う短チヤ
ネル効果を緩和することができる。
ネル効果を緩和することができる。
またゲート電極の側方部分に選択的に半導体膜を形成し
てソース、ドレインを形成する結果、ソース、ドレイン
の接合面をＬＤＤ構造と同様の形状とすることができ、
ＬＤＤ構造と同様に微細素子でのドレイン近傍でのイン
パクト・アイオニゼーションによるホット・エレクトロ
ン効果を効果的に抑制することができる。
てソース、ドレインを形成する結果、ソース、ドレイン
の接合面をＬＤＤ構造と同様の形状とすることができ、
ＬＤＤ構造と同様に微細素子でのドレイン近傍でのイン
パクト・アイオニゼーションによるホット・エレクトロ
ン効果を効果的に抑制することができる。
以下本発明の実施例を図面を参照して説明する。
第１図〜第７図は一実施例のＭｏＳトランジスタの製造
工程断面図である。
工程断面図である。
先ず、ｐ−型３ｉ基板１に選択酸化法等によりフィール
ド絶縁ｗＡ２を形成し、素子領域に通常の工程に従いゲ
ート酸化膜３を介して多結晶シリコン膜によるゲート電
極４を形成する。ソース、ドレイン形成予定領域には、
ゲート電極４をマスクとしてＡＳ等のイオン注入により
極く浅く低濃度のｎ−型層５，６を形成する（第１図）
。フィールド絶縁ｖＡ２は埋め込み法により形成しても
よい３次いで全面にＳｉＯ２膜７をＣＶＤ法により堆積
し、反応性イオンエツチング（ＲＩＥ＞によりこれをエ
ツチングしてゲート電極４の側壁にのみＳｉＯ２膜７を
残す。更に全面にＳｉ３Ｎ＋膜８をＣＶＤ法により堆積
し、これをＲＩＥによりエツチングしてＳｉＯ２膜７の
外側にのみ５ｉｉＮ＋膜８を残す（第２図）。
ド絶縁ｗＡ２を形成し、素子領域に通常の工程に従いゲ
ート酸化膜３を介して多結晶シリコン膜によるゲート電
極４を形成する。ソース、ドレイン形成予定領域には、
ゲート電極４をマスクとしてＡＳ等のイオン注入により
極く浅く低濃度のｎ−型層５，６を形成する（第１図）
。フィールド絶縁ｖＡ２は埋め込み法により形成しても
よい３次いで全面にＳｉＯ２膜７をＣＶＤ法により堆積
し、反応性イオンエツチング（ＲＩＥ＞によりこれをエ
ツチングしてゲート電極４の側壁にのみＳｉＯ２膜７を
残す。更に全面にＳｉ３Ｎ＋膜８をＣＶＤ法により堆積
し、これをＲＩＥによりエツチングしてＳｉＯ２膜７の
外側にのみ５ｉｉＮ＋膜８を残す（第２図）。
この後ゲート電極４及びソース、ドレイン形成予定領域
の表面に熱酸化によりＳｉＯ２膜９を形成する（第３図
）。そしてＳｉ３Ｎ４膜８をリン酸またはＣＦ３と０２
とＮ２を含むガスを用いたＣＤＥ法により選択的に除去
し、ソース、ドレイン形成予定領域のゲート電極４に隣
接する位置に開口を設ける（第４図）。
の表面に熱酸化によりＳｉＯ２膜９を形成する（第３図
）。そしてＳｉ３Ｎ４膜８をリン酸またはＣＦ３と０２
とＮ２を含むガスを用いたＣＤＥ法により選択的に除去
し、ソース、ドレイン形成予定領域のゲート電極４に隣
接する位置に開口を設ける（第４図）。
次に開口部に露出した基板上に選択エピタキシャル法に
より３ｉ膜１０を選択成長させる（第５図）。そして弗
化アンモニウム液を用いてゲート電極４上及びソース、
ドレイン形成予定領域上のＳ ｆ ０２ ｇ！９を除去
し、Ａｓのイオン注入と９００℃、６０分程度の熱処理
によりソース、ドレイン領域にｎ４型層１１．１２を形
成する（第６図）。
より３ｉ膜１０を選択成長させる（第５図）。そして弗
化アンモニウム液を用いてゲート電極４上及びソース、
ドレイン形成予定領域上のＳ ｆ ０２ ｇ！９を除去
し、Ａｓのイオン注入と９００℃、６０分程度の熱処理
によりソース、ドレイン領域にｎ４型層１１．１２を形
成する（第６図）。
以下通常の工程により、全面に８１０２膜１３をＣＶＤ
法により堆積し、これにコンタクトホールを開口してＡ
Ｊ２膜によるソース、ドレイン電極１４．１５を形成す
る（第７図）。
法により堆積し、これにコンタクトホールを開口してＡ
Ｊ２膜によるソース、ドレイン電極１４．１５を形成す
る（第７図）。
この実施例によれば、ゲート電極に隣接する位置に８１
膜を選択成長させてイオン注入を行ってソース、ドレイ
ン領域を形成しているから、第６図あるいは第７図に示
すようにゲート電極に隣接する位置で実効的に極めて浅
いソース、ドレイン接合を形成することができる。即ち
、ゲート電極に隣接する部分でソース、ドレイン領域の
接合面位置をゲート絶縁膜と基板の界面とほぼ同じ位置
に、場合によってはこの界面より上に位置するように、
制御性よく形成することができる。従ってチャネル長が
１μｍ程度あるいはサブミクロンという微細ＭＯ３ＦＥ
Ｔであっても、短チヤネル効果によるしきい値電圧の低
下を抑制することができる。
膜を選択成長させてイオン注入を行ってソース、ドレイ
ン領域を形成しているから、第６図あるいは第７図に示
すようにゲート電極に隣接する位置で実効的に極めて浅
いソース、ドレイン接合を形成することができる。即ち
、ゲート電極に隣接する部分でソース、ドレイン領域の
接合面位置をゲート絶縁膜と基板の界面とほぼ同じ位置
に、場合によってはこの界面より上に位置するように、
制御性よく形成することができる。従ってチャネル長が
１μｍ程度あるいはサブミクロンという微細ＭＯ３ＦＥ
Ｔであっても、短チヤネル効果によるしきい値電圧の低
下を抑制することができる。
また選択エピタキシャル法による３ｉ膜の厚みを制御す
ることにより、ソース、ドレイン領域の接合面形状を任
意に制御することができ、チャネル領域での電界分布形
状を好ましいものにすることができる。この結果、ＬＤ
Ｄ構造と同様にドレイン領域近傍での高電界を緩和して
、微細ＭＯ３ＦＥＴでのホットエレクトロン効果を抑制
することができる。
ることにより、ソース、ドレイン領域の接合面形状を任
意に制御することができ、チャネル領域での電界分布形
状を好ましいものにすることができる。この結果、ＬＤ
Ｄ構造と同様にドレイン領域近傍での高電界を緩和して
、微細ＭＯ３ＦＥＴでのホットエレクトロン効果を抑制
することができる。
また極めて浅いイオン注入により浅い接合面を持つソー
ス、ドレイン領域を形成する場合に比べて、工程制御も
容易であり、従って信頼性の高い微細ＭＯ５ＦＥＴを歩
留りよく製造することができる。
ス、ドレイン領域を形成する場合に比べて、工程制御も
容易であり、従って信頼性の高い微細ＭＯ５ＦＥＴを歩
留りよく製造することができる。
なお本発明は上記実施例に限られるものではなく、例え
ばＳＯ８半導体装置にも適用できる。また選択的に３ｉ
膜１０を形成する方法として基板の全面にＳｉ膜を形成
し、これをエツチングにより選択部分のみ残すようにす
ることもできる。その池水発明は種々変形して実施する
ことが可能である。
ばＳＯ８半導体装置にも適用できる。また選択的に３ｉ
膜１０を形成する方法として基板の全面にＳｉ膜を形成
し、これをエツチングにより選択部分のみ残すようにす
ることもできる。その池水発明は種々変形して実施する
ことが可能である。
第１図ないし第７図は本発明の一実施例によるＭＯＳＦ
ＥＴの製造工程を説明するための断面図である。 １・・・ｐ−型Ｓｉ基板、２・・・フィールド絶縁膜、
３・・・ゲート絶縁膜、４・・・ゲート電極、５，６・
・・ｎ−型層、７・・・ＳｉＯ２膜、８−８−３ｉ＋膜
、９・・・ＳｉＯ２膜、１０・・・Ｓｉ膜（選択成長膜
）、１１．１２・・・Ｏ４型層、１３・・・ＳｉＯ２膜
、１４゜１５・・・ソース、ドレイン電極。 出願人代理人 弁理士 鈴江武彦 第５図 第６図 第７図
ＥＴの製造工程を説明するための断面図である。 １・・・ｐ−型Ｓｉ基板、２・・・フィールド絶縁膜、
３・・・ゲート絶縁膜、４・・・ゲート電極、５，６・
・・ｎ−型層、７・・・ＳｉＯ２膜、８−８−３ｉ＋膜
、９・・・ＳｉＯ２膜、１０・・・Ｓｉ膜（選択成長膜
）、１１．１２・・・Ｏ４型層、１３・・・ＳｉＯ２膜
、１４゜１５・・・ソース、ドレイン電極。 出願人代理人 弁理士 鈴江武彦 第５図 第６図 第７図
Claims (3)
- （１）基板の半導体表面上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、前記ゲート電極の側方でソー
ス、ドレイン形成予定領域上に部分的に半導体膜を形成
させる工程と、前記ゲート電極をマスクとして不純物を
ドープしてソース、ドレイン領域を形成する工程とを備
えたことを特徴とする半導体装置の製造方法。 - （２）半導体膜の形成は選択ＣＶＤ法による特許請求の
範囲第１項記載の半導体装置の製造方法。 - （３）ゲート電極の側方でソース、ドレイン形成予定領
域上に部分的に半導体膜を選択成長させる工程は、ソー
ス、ドレイン形成予定領域のゲート電極側壁部に選択的
にＳｉＯ＿２膜を形成する工程と、ＳｉＯ＿２膜が形成
されたゲート電極側壁部に選択的にＳｉ＿３Ｎ＿４膜を
形成する工程と、ソース、ドレイン形成予定領域の残り
の部分にＳｉＯ＿２膜を形成する工程と、前記Ｓｉ＿３
Ｎ＿４膜を選択的にエッチング除去する工程と、Ｓｉ＿
３Ｎ＿４膜が除去された開口部に選択的に半導体膜をエ
ピタキシャル成長させる工程とからなる特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148585A JPS61220372A (ja) | 1985-03-26 | 1985-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148585A JPS61220372A (ja) | 1985-03-26 | 1985-03-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220372A true JPS61220372A (ja) | 1986-09-30 |
Family
ID=13172430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6148585A Pending JPS61220372A (ja) | 1985-03-26 | 1985-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220372A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186257A (ja) * | 1995-01-04 | 1996-07-16 | Nec Corp | 電界効果型トランジスタおよびその製造方法 |
| JP2008053349A (ja) * | 2006-08-23 | 2008-03-06 | Elpida Memory Inc | Ｍｏｓトランジスタ、半導体装置及びその製造方法 |
-
1985
- 1985-03-26 JP JP6148585A patent/JPS61220372A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186257A (ja) * | 1995-01-04 | 1996-07-16 | Nec Corp | 電界効果型トランジスタおよびその製造方法 |
| JP2008053349A (ja) * | 2006-08-23 | 2008-03-06 | Elpida Memory Inc | Ｍｏｓトランジスタ、半導体装置及びその製造方法 |
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