JPS594048A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS594048A JPS594048A JP57112972A JP11297282A JPS594048A JP S594048 A JPS594048 A JP S594048A JP 57112972 A JP57112972 A JP 57112972A JP 11297282 A JP11297282 A JP 11297282A JP S594048 A JPS594048 A JP S594048A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- semiconductor layer
- recess
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に係シ、特に素子分離
技術の改良に関する。
技術の改良に関する。
従来、相補型ＭＯ８（以下ＣＭＯ８と呼ぶ）牛導体装置
は同一基板上に形成するｎチャネルＭＯ８トランジスタ
とｐチャネルＭＯ８）ランジスタを電気的に分離する必
要性から、例えば、それらの素子をｌ Ｏｌｔｍ以上離
して形成している。このため、高集積度を目指す超ＬＳ
Ｉにおいて、極めて不都合であった。この欠点を改善す
る試みとして、ＭＯＳトランジスタの周辺に深い溝を形
成し、その溝を酸化物等の絶縁性物質を埋め込んで囲う
技術がある。以下、この技術について、第１図を用いて
説明する。例えば、Ｎ型シリコン基板１１上にレジスト
１２を塗布し、通常の写真蝕刻法により、そのレゾスト
１２をパターニングする（８）。そのノｆターニングさ
れたレジスト１２をマスクとして、反応性イオンエツチ
ング（以下ＲＩｇと呼ぶ）技術を用いて、ｎチャネルＭ
Ｏ８）ランジスタが形成される領域の周辺部をエツチン
グし、＠〜１．５μｍ、深さ〜５μｍの溝１３を形成す
る（ｂ）。そしてレジスト１２を除去後、ＣＶＤ技術を
用いて例えば、シリコン酸化膜１４を堆積し、更に、そ
の上に流動性物質膜１５として例えばフォトレノストを
塗布−する（ｅ）。次にこの流動性物質膜１５と前記シ
リコン酸化膜１４のエツチング速度が等しくなる条件で
、ＲＩＥ技術を用いてエツチングし、シリコン基板１１
の表面を平坦化する（ｄ）。さらに、ｎチャネルＭＯＳ
トランジスタが形成される領域に、通常の写真蝕刻法で
パターニングし得られたフォトレジスト１６をマスクと
して、ｐ型不純物をイオン注入し、ｐウェル１７を形成
する（ｅ）。以降は通常の工程によ＃）ｐウェル中にｎ
チャネルＭＯ８）ランジスタＱｎを、また、これに隣接
して、ｐチャネルＭＯ８）ランジスタＱｐを形成する（
ｆ）。
は同一基板上に形成するｎチャネルＭＯ８トランジスタ
とｐチャネルＭＯ８）ランジスタを電気的に分離する必
要性から、例えば、それらの素子をｌ Ｏｌｔｍ以上離
して形成している。このため、高集積度を目指す超ＬＳ
Ｉにおいて、極めて不都合であった。この欠点を改善す
る試みとして、ＭＯＳトランジスタの周辺に深い溝を形
成し、その溝を酸化物等の絶縁性物質を埋め込んで囲う
技術がある。以下、この技術について、第１図を用いて
説明する。例えば、Ｎ型シリコン基板１１上にレジスト
１２を塗布し、通常の写真蝕刻法により、そのレゾスト
１２をパターニングする（８）。そのノｆターニングさ
れたレジスト１２をマスクとして、反応性イオンエツチ
ング（以下ＲＩｇと呼ぶ）技術を用いて、ｎチャネルＭ
Ｏ８）ランジスタが形成される領域の周辺部をエツチン
グし、＠〜１．５μｍ、深さ〜５μｍの溝１３を形成す
る（ｂ）。そしてレジスト１２を除去後、ＣＶＤ技術を
用いて例えば、シリコン酸化膜１４を堆積し、更に、そ
の上に流動性物質膜１５として例えばフォトレノストを
塗布−する（ｅ）。次にこの流動性物質膜１５と前記シ
リコン酸化膜１４のエツチング速度が等しくなる条件で
、ＲＩＥ技術を用いてエツチングし、シリコン基板１１
の表面を平坦化する（ｄ）。さらに、ｎチャネルＭＯＳ
トランジスタが形成される領域に、通常の写真蝕刻法で
パターニングし得られたフォトレジスト１６をマスクと
して、ｐ型不純物をイオン注入し、ｐウェル１７を形成
する（ｅ）。以降は通常の工程によ＃）ｐウェル中にｎ
チャネルＭＯ８）ランジスタＱｎを、また、これに隣接
して、ｐチャネルＭＯ８）ランジスタＱｐを形成する（
ｆ）。
しかし、この方法では素子分離のための絶縁物が埋め込
まれる溝１４がＲＩＥ技術で形成されるため、その幅は
例えば１μｍ以下にすることは極めて困難であり、素子
分離領域にとられる面積が大きく、高集積度、高密度化
を目指す超ＬＳＩでは極めて不都合である。また、溝１
４はその深さに較べ、幅が狭いので絶縁物を溝に児全に
埋め込めず、巣が生じ、素子の信頼性の低Ｆを招く結果
となる。更に、ＣＭＯ８半導体装置においてはｎチャネ
ルＭＯ３ＦＦＴとｐヂャネルＭＯ８ＦＦＴ間でのラッチ
アップ現象が起こシ易い等の不都合があった・ 〔発明の目的〕 本発明は素子分離用絶縁膜の膜厚を薄いものとして高集
積化を図り、しかも優れた素子分離特性と素子特性を得
ることを可能とした半導体装置の製造方法を提供するこ
とを目的とする。
まれる溝１４がＲＩＥ技術で形成されるため、その幅は
例えば１μｍ以下にすることは極めて困難であり、素子
分離領域にとられる面積が大きく、高集積度、高密度化
を目指す超ＬＳＩでは極めて不都合である。また、溝１
４はその深さに較べ、幅が狭いので絶縁物を溝に児全に
埋め込めず、巣が生じ、素子の信頼性の低Ｆを招く結果
となる。更に、ＣＭＯ８半導体装置においてはｎチャネ
ルＭＯ３ＦＦＴとｐヂャネルＭＯ８ＦＦＴ間でのラッチ
アップ現象が起こシ易い等の不都合があった・ 〔発明の目的〕 本発明は素子分離用絶縁膜の膜厚を薄いものとして高集
積化を図り、しかも優れた素子分離特性と素子特性を得
ることを可能とした半導体装置の製造方法を提供するこ
とを目的とする。
本発明においては、半導体基板の所定の素子形成予定領
域に四部を形成し、この凹部内面に素子分離用絶縁膜を
形成する。このとき、素子分離用絶縁膜は、四部の１１
１１Ｉ面には全面に、底面にはストライプ状あるいは格
子状に配設する。
域に四部を形成し、この凹部内面に素子分離用絶縁膜を
形成する。このとき、素子分離用絶縁膜は、四部の１１
１１Ｉ面には全面に、底面にはストライプ状あるいは格
子状に配設する。
そして、この凹部に半導体層を埋込み、この半導体層領
域およびこれと前記絶縁膜により分離された基板領域に
それぞれ所望の素子を形成する０ 〔発明の効果〕 本発明によれば、基板四部の側面および底面に形成する
素子分離用絶縁膜は、例えば熱酸化により１μｍ以下の
極めて薄い厚さでも容易に実現できるため、素子分離領
域の幅が狭く、従って高集積化が図れる。また基板四部
底面の絶縁膜をストライプ状又は格子状に形成すること
によ多、例えばレーザーアニールに・よる凹部内の半導
体層の単結晶化が容易となり、易にＣＭＯ８半導体装置
においては、ラッチアップ現象を効果的に防止出来るた
め、素子特性および外部特性が向上する。
域およびこれと前記絶縁膜により分離された基板領域に
それぞれ所望の素子を形成する０ 〔発明の効果〕 本発明によれば、基板四部の側面および底面に形成する
素子分離用絶縁膜は、例えば熱酸化により１μｍ以下の
極めて薄い厚さでも容易に実現できるため、素子分離領
域の幅が狭く、従って高集積化が図れる。また基板四部
底面の絶縁膜をストライプ状又は格子状に形成すること
によ多、例えばレーザーアニールに・よる凹部内の半導
体層の単結晶化が容易となり、易にＣＭＯ８半導体装置
においては、ラッチアップ現象を効果的に防止出来るた
め、素子特性および外部特性が向上する。
以下に本発明の実施例を、第２図（、）〜（ｈ）を用い
て説明する。まずｎ型シリコン基板２１の基板表面に熱
酸化あるいはＣＶＤによる５１０２膜２２を形成し、写
真蝕刻法によシ得られ／こレジスト・ぞターン２３をマ
スクにして、前記ｓ＋ｏ２ＩＮ ２．？をエツチングし
た後、続いて異方性ドライエツチング例えばＲＩＥによ
シリコン基板２ノを深さ約５μｍエツチングし四部２４
を形成する（ａ）。レジス） ｉ４ターン２３を除去後
、露出した凹部２４のシリコン表面に熱酸化あるいはＣ
ＶＤ法によル〜５ｏｏｏ１の素子分離用の８５０２８２
５を形成する（ｂ）。次に通常の写真蝕刻法にょ多形成
したレジス） ｉＪ？ターン２６をマスクとして、凹部
底面の５Ｉ０２膜２５を例えば弗化アンモニウム液でエ
ツチングして、底面にストライプ状または格子状の５Ｉ
０２膜・リーンを形成する（ｃ）。このとき、上面から
みたパターンは第３図（、）または（ｂ）のようになる
。レジストノやターン２６を除去後、エビタキャル気相
成長法あるいはＣＶＤ法にょシ全面に基板と反対の導電
型不純物を添加したシリコン２７を凹部２４の深さよシ
厚く形成する（ｄ）。図中、２７１はエピタキシャル気
相成長法で単結晶が成長された部分を意味し、２７２は
多結晶シリコンが形成されたことを意味する。
て説明する。まずｎ型シリコン基板２１の基板表面に熱
酸化あるいはＣＶＤによる５１０２膜２２を形成し、写
真蝕刻法によシ得られ／こレジスト・ぞターン２３をマ
スクにして、前記ｓ＋ｏ２ＩＮ ２．？をエツチングし
た後、続いて異方性ドライエツチング例えばＲＩＥによ
シリコン基板２ノを深さ約５μｍエツチングし四部２４
を形成する（ａ）。レジス） ｉ４ターン２３を除去後
、露出した凹部２４のシリコン表面に熱酸化あるいはＣ
ＶＤ法によル〜５ｏｏｏ１の素子分離用の８５０２８２
５を形成する（ｂ）。次に通常の写真蝕刻法にょ多形成
したレジス） ｉＪ？ターン２６をマスクとして、凹部
底面の５Ｉ０２膜２５を例えば弗化アンモニウム液でエ
ツチングして、底面にストライプ状または格子状の５Ｉ
０２膜・リーンを形成する（ｃ）。このとき、上面から
みたパターンは第３図（、）または（ｂ）のようになる
。レジストノやターン２６を除去後、エビタキャル気相
成長法あるいはＣＶＤ法にょシ全面に基板と反対の導電
型不純物を添加したシリコン２７を凹部２４の深さよシ
厚く形成する（ｄ）。図中、２７１はエピタキシャル気
相成長法で単結晶が成長された部分を意味し、２７２は
多結晶シリコンが形成されたことを意味する。
ＣＶＤ法を用いた場合は全て、多結晶シリコンが形成さ
れることになる。この後、流動性物質膜２８として例え
ば、フォトレジストを全面に塗布し、表面を平坦にする
（、）。この時１回の塗布で平坦化されない場合には、
もう一度全面に塗布し完全に平坦化される様にする。つ
いで、酌記流動性物質膜２８とシリコン層２７とが同一
エツチング速度となる条件でａＮ＆Ａドライエツチング
法によりこれらを均一にエツチングしてシリコン層２７
を凹部２４内に平坦に埋込む（ｆ）。そしてシリコン基
板表面に派出している５１０２膜２２をエツチングして
除去した後、シリコン基板表面をレーザーアニールする
ことによって埋込まれたシリコンＨａｚｙをその単結晶
領域２７１を核として単結晶化する（ｇ）。こうしてｎ
型シリコン基板２１から薄い５Ｉ０２膜２５で分離され
たｐ型シリコン層２７が得られる。また、ＣＶＤ法によ
シ多結晶シリコン層を形成した場合−には、上記のよう
な単結晶の核は存在しないが、単結晶基板２１と接して
いる部分が核となシ、やはシ単結晶化が可能である。こ
の後、通常の素子形成工程によシ、例えばｐ型シリコン
層２７にｎチャネルＭＯ８）ランジスタＱｎを、これに
隣接するｎ型基板領域にｐチャネルＭＯＳトランジスタ
Ｑ、をそれぞれ形成する（ｈ）。
れることになる。この後、流動性物質膜２８として例え
ば、フォトレジストを全面に塗布し、表面を平坦にする
（、）。この時１回の塗布で平坦化されない場合には、
もう一度全面に塗布し完全に平坦化される様にする。つ
いで、酌記流動性物質膜２８とシリコン層２７とが同一
エツチング速度となる条件でａＮ＆Ａドライエツチング
法によりこれらを均一にエツチングしてシリコン層２７
を凹部２４内に平坦に埋込む（ｆ）。そしてシリコン基
板表面に派出している５１０２膜２２をエツチングして
除去した後、シリコン基板表面をレーザーアニールする
ことによって埋込まれたシリコンＨａｚｙをその単結晶
領域２７１を核として単結晶化する（ｇ）。こうしてｎ
型シリコン基板２１から薄い５Ｉ０２膜２５で分離され
たｐ型シリコン層２７が得られる。また、ＣＶＤ法によ
シ多結晶シリコン層を形成した場合−には、上記のよう
な単結晶の核は存在しないが、単結晶基板２１と接して
いる部分が核となシ、やはシ単結晶化が可能である。こ
の後、通常の素子形成工程によシ、例えばｐ型シリコン
層２７にｎチャネルＭＯ８）ランジスタＱｎを、これに
隣接するｎ型基板領域にｐチャネルＭＯＳトランジスタ
Ｑ、をそれぞれ形成する（ｈ）。
この実施例によれば、基板表面に形成された四部の内面
に形成した５ＩＯ２膜によシ素子分離を行うから、素子
分離領域の占有面積が従来に比べてはるかに小さくなシ
、従って素子の高集積化が図られる。また、凹部底面に
５Ｉ０２膜をストライプ状または格子状をなして配設す
るため、この凹部に埋込んだシリコン層の単結晶化が容
易であシ、良質のシリコン層を形成して素子特性を図る
ことができる。更にＣＭＯ８半導体装置を構成した場合
、凹部底面に残した。５１０２膜によってラッチアップ
現象が効果的に防止される。
に形成した５ＩＯ２膜によシ素子分離を行うから、素子
分離領域の占有面積が従来に比べてはるかに小さくなシ
、従って素子の高集積化が図られる。また、凹部底面に
５Ｉ０２膜をストライプ状または格子状をなして配設す
るため、この凹部に埋込んだシリコン層の単結晶化が容
易であシ、良質のシリコン層を形成して素子特性を図る
ことができる。更にＣＭＯ８半導体装置を構成した場合
、凹部底面に残した。５１０２膜によってラッチアップ
現象が効果的に防止される。
なお、上記実施例においてはシリコン基板の凹部側面全
面に絶縁膜を形成し、その底面においてはストライプ状
、あるいは格子状に絶縁膜を形成してお）、これによ、
９ ＣＭＯ８半導体装置に見られる特有のう、チアッゾ
現象を抑制できるのであるが、この四部底面に基板と逆
導電型の不純物を例えば第２図（ｃ）の段階でイオン注
入を行うとよりラッチアップ現象の抑制がよシ効果的と
なる。また、上記実施例ではシリコン基板上の凹部に８
１０２膜を形成し基板と分離したが、素子分離用絶縁膜
としてＣＶＤ法あるいは直接窒化による８ １３Ｎ４膜
を使用しても、以降の工程を多少変更するだけで同様の
効果が得られる。
面に絶縁膜を形成し、その底面においてはストライプ状
、あるいは格子状に絶縁膜を形成してお）、これによ、
９ ＣＭＯ８半導体装置に見られる特有のう、チアッゾ
現象を抑制できるのであるが、この四部底面に基板と逆
導電型の不純物を例えば第２図（ｃ）の段階でイオン注
入を行うとよりラッチアップ現象の抑制がよシ効果的と
なる。また、上記実施例ではシリコン基板上の凹部に８
１０２膜を形成し基板と分離したが、素子分離用絶縁膜
としてＣＶＤ法あるいは直接窒化による８ １３Ｎ４膜
を使用しても、以降の工程を多少変更するだけで同様の
効果が得られる。
第１図（＆）〜（ｆ）は従来の素子分離ＣＭＯ８半導体
装置の製造工程を説明するだめの図、第２図（ａ）〜（
ｈ）は本発明の一実施例のＣＭＯ８半導体装置の製造工
程を説明するための図、第３図（ａ） ｔ （ｂ）は第
２図（Ｃ）で５ｉ０２膜をパターニングした状態の凹部
上面図である。 ２１・・・ｎ型シリコン基板、２２・・・８１０２膜、
２３・・・レジストパターン、２４・・・凹部、２５・
・・５ｉｎ２膜（素子分離用絶縁膜）、２６・・・レジ
ストパターン、２７・・・ｐ型シリコン層、２Ｂ・・・
流動性物質膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第１図 １４ １４ 第２図 第２図 フ７
装置の製造工程を説明するだめの図、第２図（ａ）〜（
ｈ）は本発明の一実施例のＣＭＯ８半導体装置の製造工
程を説明するための図、第３図（ａ） ｔ （ｂ）は第
２図（Ｃ）で５ｉ０２膜をパターニングした状態の凹部
上面図である。 ２１・・・ｎ型シリコン基板、２２・・・８１０２膜、
２３・・・レジストパターン、２４・・・凹部、２５・
・・５ｉｎ２膜（素子分離用絶縁膜）、２６・・・レジ
ストパターン、２７・・・ｐ型シリコン層、２Ｂ・・・
流動性物質膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第１図 １４ １４ 第２図 第２図 フ７
Claims (5)
- （１） 半導体基板の所定の素子形成予定領域に凹部
を形成する工程と、この凹部の側面には全面に底面には
ストライブ状または格子状に素子分離用絶縁膜を配設す
る工程と、この絶縁膜が配設された凹部に選択的に半導
体層を埋込む工程と、この埋込まれた半導体層領域およ
びこれと前記絶縁膜にょシ分離された基板領域に所望の
素子を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。 - （２） 凹部を形成する工程は異方性ドライエ。 チングによる特許請求の範囲第１項記載の半導体装置の
製造方法。 - （３）素子分離用絶縁膜は熱酸化またはＣＶＤによる８
１０２膜である特許請求の範囲第１項記載の半導体装置
の製造方法。 - （４）凹部に選択的に半導体層を埋込む工程は、基板全
面に凹部の閉さよシ厚い半導体層をエピタキシャル成長
法またはＣＶＤ法により堆積する工程と、この堆積され
た半導体層表面を流動性物質膜で平坦化する工程と、こ
れら流動性物質膜と半導体層を等しいエツチング速度で
均一にエツチングして凹部にのみ半導体層を残す工程と
、この残された半導体層をアニール処理して結晶化する
工程とからなる特許請求の範囲第１項記載の半導体装置
の製造方法。 - （５）凹部に埋込む半導体層は基板と反対導電型であシ
、この埋込まれた半導体層領域とこれ以外の基板領域に
形成する素子は互いに異なる導電チャネルのＭＯＳ ）
ランジスタである特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112972A JPS594048A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112972A JPS594048A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594048A true JPS594048A (ja) | 1984-01-10 |
Family
ID=14600164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112972A Pending JPS594048A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639963A (ja) * | 1986-06-30 | 1988-01-16 | Nec Corp | 相補型ｍｏｓ半導体装置 |
| JP2017511610A (ja) * | 2014-04-13 | 2017-04-20 | 日本テキサス・インスツルメンツ株式会社 | 局地化されたシリコンエピタキシャルシード形成によるバルクウエハにおける隔離された半導体層 |
-
1982
- 1982-06-30 JP JP57112972A patent/JPS594048A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639963A (ja) * | 1986-06-30 | 1988-01-16 | Nec Corp | 相補型ｍｏｓ半導体装置 |
| JP2017511610A (ja) * | 2014-04-13 | 2017-04-20 | 日本テキサス・インスツルメンツ株式会社 | 局地化されたシリコンエピタキシャルシード形成によるバルクウエハにおける隔離された半導体層 |
| US10516019B2 (en) | 2014-04-13 | 2019-12-24 | Texas Instruments Incorporated | Isolated semiconductor layer in bulk wafer by localized silicon epitaxial seed formation |
| JP2019220696A (ja) * | 2014-04-13 | 2019-12-26 | 日本テキサス・インスツルメンツ合同会社 | 局地化されたシリコンエピタキシャルシード形成によるバルクウェハにおける隔離された半導体層 |
| JP2020061577A (ja) * | 2014-04-13 | 2020-04-16 | 日本テキサス・インスツルメンツ合同会社 | 局地化されたシリコンエピタキシャルシード形成によるバルクウェハにおける隔離された半導体層 |
| EP3132468B1 (en) * | 2014-04-13 | 2024-04-10 | Texas Instruments Incorporated | Isolated semiconductor layer in bulk wafer by localized silicon epitaxial seed formation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6254936A (ja) | Ｍｏｓ装置の分離構造の製造方法 | |
| JPH0355984B2 (ja) | ||
| JPH0348656B2 (ja) | ||
| JPS594048A (ja) | 半導体装置の製造方法 | |
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| JPH01307241A (ja) | 半導体装置の製造方法 | |
| JPH0348657B2 (ja) | ||
| JPH0661343A (ja) | 半導体装置の製造方法 | |
| JPH0729971A (ja) | 半導体装置の製造方法 | |
| JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
| JP2800692B2 (ja) | 半導体装置の製造方法 | |
| JPS594046A (ja) | 半導体装置及びその製造方法 | |
| JPH02174140A (ja) | 半導体装置の製造方法 | |
| JPS5986263A (ja) | 半導体装置の製造方法 | |
| JPS60226168A (ja) | 相補型ｍｏｓ半導体装置 | |
| JPS62120040A (ja) | 半導体装置の製造方法 | |
| JPS62213258A (ja) | 半導体装置の製造方法 | |
| JPH0335534A (ja) | 半導体装置の製造方法 | |
| JPS60150642A (ja) | 相補型半導体装置及びその製造方法 | |
| JPS59177941A (ja) | 素子分離領域の製造方法 | |
| JPS61220372A (ja) | 半導体装置の製造方法 | |
| JPH01214064A (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JPH0595043A (ja) | 半導体装置の製造方法 | |
| JPS60218854A (ja) | 半導体装置の素子分離方法 | |
| JPS5882530A (ja) | 相補型半導体装置の素子分離方法 |