JPS5926691Y2

JPS5926691Y2 - ファクシミリ信号の伝送装置

Info

Publication number: JPS5926691Y2
Application number: JP6507582U
Authority: JP
Inventors: 雪男中込; 浩一寺村; 泰弘山崎; 泰若原
Original assignee: ケイディディ株式会社
Priority date: 1982-05-06
Filing date: 1982-05-06
Publication date: 1984-08-02
Also published as: JPS58548U

Description

【考案の詳細な説明】本考案は副走査速度と信号伝送速度との整合をとる機能
を備えたファクシミリ信号の伝送装置に関するものであ
る。

ファクシミリ信号の伝送時間の短縮を目的とした符号化
方式において、副走査速度と伝送速度との不整合、即ち
符号化圧縮率が高く符号化（復号化）速度に比較して機
械的動作を伴う副走査速度が小さく、副走査が追いつけ
なくなるという現象があり、従来これを解決する装置と
しては、第１図に示すように符号化部３の次に出力バッ
ファメモリ４を設け、副走査駆動としてパルスモータを
用いた可変走査速度方式を用い、この出力バッファメモ
リ４内に蓄積された情報量がある一定の高い基準値を越
えた場合には副走査を止めて符号化を中止し、別の一定
の低い基準値以下になった場合には副走査を行って符号
化を再開し、出力バッファメモリ４内の情報量がＯとな
ったときにはダミーコードを送出するように構成されて
いた。

しかし、このような装置では出力バッファメモリ４内の
情報量が０となるのをできる限り避けるため、例えば、
１ライン分のファクシミリ信号を符号化したときのビッ
ト数が非常に少ないこともあるので、副走査を再開させ
るときの低い基準値はかなり大きな値（例えば２０００
ビット程度）となる。

更に、符号化後の出力ビツト数が大きくなり出力バッフ
ァメモリ４がオーバーフローするのをさけるため、２走
査線分程度の記憶容量が必要となるから、出力バッファ
メモリとしては非常に大きな容量（例えば８０００ビッ
ト程度）のメモリを必要とし、かつ、その制御が複雑に
なるという欠点があった。

本考案は、これらの欠点を除去するため、予め定めた本
数（以下この数をＸ本とおく）の走査線分の情報を符号
化した後、その符号化ビット数がその走査線分の副走査
時間に伝送する伝送ビット数より小さいときには強制的
にダミーコードを付与することにより、出力側のバッフ
ァメモリの容量を著るしく減少できるようにしたファク
シミリ信号の伝送装置を提供するものである。

以下図面を用いて本考案を詳細に説明する。

第２図は本考案の実施例であって、１は可変速度の副走
査を行って送出すべき書画からファクシミリ信号を走査
読取りする読取り走査部、２は読取ったファクシミリ信
号を一旦蓄積する入力バッファメモリ、３は入力バッフ
ァメモリ２に蓄積されたファクシミリ信号を符号化のア
ルゴリズムに応じて定まる適当な画素数の画素ブロック
又はランレングスを順次符号化する符号化部、４は符号
化部３で符号化されたファクシミリ信号を蓄積し一定の
伝送速度で出力端子５へ送出する出力バッファメモリ、
６は符号化部３で符号化された出力の符号化ビット数を
計数するカウンタ、７は予め定めた本数（Ｘ本）の走査
線分のファクシミリ信号の符号化終了時点においてカウ
ンタ６の内容と予め定めた一定の数を比較した後カウン
タ６を０にリセットしもし比較時のカウンタ６の内容が
予め定めた一定の数（以下この数をｙとする）より小さ
いときには次に述べる８のダミーコード発生器８とゲー
ト９にその差の数だけのパルスを出力する比較器、８は
比較器７からパルスを入力する毎に予め定められたパタ
ーン例えば連続０或は符号化部３の出力に現われないパ
ターンのダミーコードを１ビツトずつ送出するダミーコ
ード発生器、９は比較器７の出力パルスによりダミーコ
ード発生器８の出力を出力バッファメモリ４に書き込む
ためのゲートである。

第２図のブロック図の動作は以下の通りである。

ファクシミリ画面は読取り走査部１において走査され、
時系列のファクシミリ信号に変換されるが、この副走査
は可変速度駆動によって行われる。

読取走査部１で読取られた各走査線のファクシミリ信号
は一旦入力バッファメモリ２に蓄えられ、出力バッファ
メモリ４の情報量が減少して例えば１ビツトになると、
直ちに符号化部３が動作して、出力バッファメモリの情
報量が例えばＯビットにならないうちに１符号化動作例
えばランレングス符号化においては１つのランの長さを
符号化する動作を完了し、その結果を出力バッファメモ
リ４に送出する。

このときの出力の符号化ビット数はカウンタ６において
計数されている。

また符号化部３は各走査線の情報の符号化終了毎に読取
り走査部１にパルスを出力し、読取り走査部１は１走査
線の情報を書画から読取る。

更に符号化部３は予め定めた本数（例えば１，２，４．
８等の数で既にＸで表わした数である）の走査線分のフ
ァクシミリ信号の符号化終了毎に比較器７に一個のパル
スを出力している。

比較器７はこのパルスを符号化部３から入力するとカウ
ンタ６の内容即ちそれまでに符号化された結果の出力ビ
ツト数と、予め定められた数ｙを比較する。

比較の結果、カウンタ６の内容（この数をＺとおく）が
予め定められた数組上、即ちＺ≧ｙであれば、カウンタ
６をＯにクリアするのみである。

逆にカウンタ６の内容が予め定められた数未満、即ちＺ
＜ｙのときは、その差の数（ｙ−ｚ）だけダミーコード
発生器８及びゲート９にパルスを出力する。

ダミーコード発生器８は１個のパルスを入力する毎に予
め定められたパターン例えば連続のＯｌ或は符号化部３
の出力には現われない符号を１ビツトずつ出力する。

比較器７においてカウンタ６の内容と比較される予め定
められた数ｙは、受信機の副走査時間（この副走査時間
とは記録９紙送り等１副走査を完了するまでの時間であ
る）と伝送速度とにより定まる数であり、符号化部３が
比較器７ヘパルスを出力するまでの走査線の本数だけ受
信機が副走査するのに必要な時間に出力される伝送ビッ
ト数である。

これを式であられすと次式のようになる。

ｙ＝ｘｘ（１副走査を行うのに必要な時間）×（
伝送速度）第３図は第２図の符号化部３の詳細な構造例である。

ただし、本図はランレングス符号化を例としている。

３０は大力バッファメモリ２から送出されてくるファク
シミリ画素信号を受けるゲート、３１はレジスタ、３２
は１画素分の遅延回路、３３はレジスタ、３４は２つの
入力が一致しているときパルスを出力する一致回路で゛
、ゲート３０ないし一致回路３４によりファクシミリ信
号における変化画素（一画素前と異なる情報を有する画
素）が到来すると一致回路３４からはパルスが出力され
ない。

３５は変化画素から次の変化画素はでの画素数即ちラン
レングスを計数回路で３０〜３４がランレングスコーダ
を形成する。

３６はゲート、３７は否定回路、３８は遅延回路、３９
は可変長化回路で、変化画素を一致回路調が検出すると
、否定回路３７の出力パルスによりゲート３６が開き、
計数回路３５内のランレングスの値は可変長化回路３９
に送出され、この後遅延回路３８を経たパルスにより計
数回路３５はＯにクリアされる。

ランレングスの値は可変長化回路３９において、公知の
技術である可変長符号に変換され、次の４０のＰＳ変換
器において直列信号に変換されて出力バッファメモリ４
へ送られる。

出力バッファメモリ４へ送出すると同時に、カウンタ６
にはそのタイミングパルスが送られ、カウンタ６はこの
パルスを計数することにより出力バッファメモリ４に書
き込まれたビット数を計数することとなる。

一方、ゲート３０が開くのは、出力バッファメモリ４か
ら送られてくるパルスによりフリップフロップ４１がセ
ットされた後、一致回路３４が変化画素を検出して否定
回路３７からのパルスによりフリップフロップ４１がリ
セットされるまでの間で゛ある。

また、ゲート３０が開いている間はゲート４２も開いて
おり、ゲート４２は人力バッファメモリ２からファクシ
ミリ信号の画素を読み込む毎にパルスを出力しているこ
とになる。

４３はそのイ直が一走査線内に含まれている画素数とな
ると、オーバーフローしパルスを出力すると共にその値
が０にクリアされるカウンタで゛、カウンタ４３の人力
がゲート４２からのパルスであるので、結局カウンタ４
３はゲート３０を通過したファクシミリ信号が各走査線
の終りとなるパルスを出力することとなる。

また、４４はその値が例えば４となるとオーバーフロー
し、パルスを出力すると共にそのイ直を０にクリアする
カウンタで、比較器７へは４走査線の終了毎にパルスが
送られることとなる。

次に、第４図は本考案装置により作成されたファクシミ
リ信号を受信するためのファクシミリ受信機のブロック
図であり、１０はファクシミリ信号の入力端子、１１は
符号化されたファクシミリ信号を復号化する復号化部、
１２は復号されたファクシミリ信号を一旦蓄積するバッ
ファメモリ、１３はバッファメモリ１２の内容を受信記
録紙に記録走査する記録走査部、１４は入力端子１０か
らの入力ビツト数を計数するカウンタで復号化部１１が
予め定められた本数即ちＸ本の走査線の終了を判定する
毎に出力するパルスによって０にクリアされる。

１５はカウンタ１４の内容が０にクリアされる直前にカ
ウンタ１４の内容と予め定められた一定の数とを比較し
カウンタ１４の内容が小さい場合にはその差の数だけパ
ルスを復号化部１１に出力する比較器、１６は１ビット
分の遅延を持つ遅延回路である。

第４図のブロック図の動作は以下の通りである。

符号化されたファクシミリ信号は入力端子１０から入力
し、直ちに復号化部１１において復合化され、その結果
は一旦バツファメモリ１２に蓄積された後、各走査線の
復号終了毎に記録走査部１３において受信紙に記録する
。

一方、受信されたファクシミリ信号にダミーコードが含
まれている場合には、次のようにしてダミーコードのビ
ット数が比較器１５において検出され、復号化部１１に
おいてはこのビット数分の受信信号を捨てる。

カウンタ１４は入力端子１０からのファクシミリ信号ビ
ット数を計数している。

復号化部１１は予め定められたＸ本の走査線分のファク
シミリ信号を復号化すると、比較器１５にパルスを出力
する。

比較器１５はこのパルスを得ると、カウンタ１４の計数
値Ｚ’（Ｚ’の値は既述のＺの値と等しい）即ちそれま
でに入力した符号化ビット数と予め定められた数ｙとを
比較し、カウンタ１４の計数値Ｚ′の方が小さい場合、
即ちｚ’＜ｙの場合には、その差の数（ｙ−ｚりだけ復
号化部１１にパルスを出力しダミーコードであることを
伝える。

復号化部１１では比較器１５からパルスを受けている間
は入力端子１０から人力するファクシミリ信号をダミー
コードとして捨てる。

Ｚ′≧ｙの場合にはダミーコードが付与されていないの
で、比較器１５はパルスを出力しない。

カウンタ１４は比較器１５が動作を開始した直後に０に
クリアされる。

またカウンタ１４はダミーコードは計数しない。

以上説明したように、受信側ではＸ本分の走査線の情報
に対して伝送されるファクシミリ信号のビット数は必要
な場合にはダミーコードが付加されて必らず受信機がＸ
本分の副走査を行うのに要する時間内に伝送されるビッ
ト数以上となっており、受信機のバッファメモリ（第３
図の１２）は高々Ｘ本の走査線分の容量のみでよい。

このようにすることにより、副走査速度が小さいことに
よりバッファメモリがオーバーフローする現象はなくな
り、連続して受信記録することができる。

以上詳細に説明したように、本考案による装置は、ファ
クシミリ信号を符号化した結果、ある一定の本数の走査
線の符号化出力ビツト数が小さく、受信側において副走
査が追いつかなくなる場合即ちｙ＞ｚの場合には、その
本数の走査線情報毎にダミーコードを付与し、受信側の
副走査が追いつけるようにするものである。

この動作は極めて単純であり、本考案の出力バッファメ
モリに要する容量は１符号化動作時に出力されるビット
数（例えば２０ビット程度）でよく極めて小さい。

【図面の簡単な説明】

第１図は従来の装置例を示すブロック図、第２図は本考
案の実施例を示すブロック図、第３図は本考案に用いる
符号化の具体的構成例を示すブロック図、第４図は本考
案により作成されたファクシミリ信号の受信側回路の１
例を示すブロック図である。

Claims

【実用新案登録請求の範囲】

ファクシミリ書画情報を電気信号に変換する読取り走査
部と、該読取り走査部よりファクシミリ信号を入力し一
旦蓄える入力バッファメモリと、該入力バッファメモリ
よりファクシミリ信号を取り出して一符号化動作をする
符号化部と、予め定めた本数毎に前記符号化部の符号化
出力ビツト数を計数する計数手段と、伝送路速度と前記
予め定めた本数分の副走査を受信機が行うのに要する時
間との積で与えられる参照ビット数と、該計数手段によ
る計数結果とを比較する比較器と、前記計数結果が前記
参照ビット数より小さい場合には前記符号化部の出力に
ダミーコードを付加し総ビット数が前記参照ビット数以
上となるようなビット数のダミーコードを前記予め定め
た本数の副走査が終了する毎に発生する手段と、前記符
号化出力と前記ダミーコードを一時蓄積して伝送路へ出
力すると共に蓄積量が予め定めた値以下となったときに
前記符号化部へ前記の一符号化動作を行わしめる出力指
令を送出する出力バッファメモリとを備えたファクシミ
リ信号の伝送装置。