JPS5924550B2 - 半導体装置 - Google Patents

半導体装置

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JPS5924550B2
JPS5924550B2 JP54092147A JP9214779A JPS5924550B2 JP S5924550 B2 JPS5924550 B2 JP S5924550B2 JP 54092147 A JP54092147 A JP 54092147A JP 9214779 A JP9214779 A JP 9214779A JP S5924550 B2 JPS5924550 B2 JP S5924550B2
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junction
gate electrode
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electrode
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JP54092147A
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ヨハネス・ア−ノルダス・アペルス
マルニクス・グイロウム・コレツト
ポ−ル・アント−ン・ヘルマン・ハ−ト
ヨハネス・フランシスカス・コルネリス・マリア・フエルホ−フエン
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Koninklijke Philips Electronics NV
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Description

【発明の詳細な説明】 本発明は、ソース電極、ドレイン電極、該ソース及びド
レイン電極間のチヤンネル領域及び該チヤンネル領域と
隣接するゲート電極を有し、該ゲート電極に供給される
ゲート電圧により空乏領域゛を制御してソース及びドレ
イン電極間の電荷キヤリアの流れを制御する少くとも１
個の電界効果トランジスタを含む略々平坦表面の半導体
本体を具える半導体装置であつて、前記電界効果トラン
ジスタは第１導電型の層状第１領域を具え、該第１領域
は第２導電型の下側第２領域と半導体表面に略々平行に
延在する第１ｐｎ接合を形成し、少くとも動作状態にお
いては該第１領域及び該第１領域と隣接する第２導電型
の第３領域間に形成された第２ｐｎ接合によりその空乏
領域で該第１領域の島状部分が少くとも部分的に側面か
ら囲まれるよう構成され、前記第２ｐｎ接合は前記第１
ｐｎ接合より低いブレークダウン電圧を有し、少くとも
ゲート電極は前記島状部分と隣接し、前記第２領域と、
前記電界効果トランジスタのソース、ドレイン及びゲー
ト電極に属する接点領域であつて、前記島状部分と非整
流接触する接点領域との間には逆方向の電圧が与えられ
る半導体装置に関するものである。
この種の半導体装置は例えば米国特許第３５８６９３１
号明細書により既知である。本明細書において、空乏領
域を制御して電荷キャリアの流れを制御するとは、空乏
領域の厚み変化により空乏領域で制限される電流通路の
幅を増減すること、又は空乏領域内の電位分布の変化に
よりその空乏領域中を移動する電荷キャリアの流れを変
化することを意味する。前記電界効果トランジスタはソ
ース・ドレイン及びゲート電極の構成に応じて種々の構
造を有し得る。
例えば、これら電極は半導電表面上にオーム性のソース
及びドレイン接点を形成する金属層及びシヨツトキ一接
合の１個以上の整流ゲート電極を形成する金属層の形態
にすることができる。或は又、ソース、ドレイン及びゲ
ート電極を半導体本体の隣接部分とＰｎ接合（ゲート電
極の場合）又は非整流接合（ソース及びドレイン電極の
場合）を形成する半導体電極領域と隣接する金属層で形
成することもできる。更に、ゲート電極は半導体本体か
ら絶縁層で絶縁された導電層の形態にすることもでき、
この場合には前記空乏領域は例えばいわゆる１デイープ
デプリーシヨン１電界効果トランジスタのようにチヤン
ネル領域内に形成される。従つて、本明細書で言うソー
ス、ドレイン及ゲート電極はこれら電極と関連する電極
領域及び絶縁層も含むものとする。上述した種類の既知
の電界効果トランジスタにおいては、一般に第１及び第
２ｐｎ接合間に高電圧を加えることはできない。
これは、そのドーピング濃度に基づいて理論的に予想さ
れる第１ｐｎ接合のブレークダウン電圧に達するはるか
手前で第２ｐｎ接合における不所望な電界分布の結果、
として第２ｐｎ接合にプレークメウンが起るためである
。このブレークダウンは通常表面もしくはそのすぐ近く
で起る。この不所望な電界分布は前記第３領域の高いド
ーピング濃度及び／又は第２ｐｎ接合付近におけるドー
ピング濃度の急勾配により発生し得るが、第２ｐｎ接合
の局部的な強い湾曲によつても発生し得る。許容電圧を
増大させるためには、第１領域のドーピング濃度を低減
させることができ、更にこれにより空乏領域の空間を第
１領域内に更に拡張するためにその厚さを増大すること
ができる。
しかし、チヤンネルの導電率はチヤンネルの厚さに比例
するがピンチオフ電圧はチヤンネル領域の厚さの２乗に
比例するため、上記の手段ではチヤンネルの長さ及び幅
を同一のままにし且つピンチオフ電圧を同一のままにす
る場合、チヤンネルの導電率は減少することになる。実
際上、ピンチオフ電Ａ２ｑＮ圧Ｖｐ−？、チヤンネル導
電率は り● ＷｑμｍＮａ Ｇ−？で与えられる。
ここでａはゲ一Ｌ 卜電極でピンチオフされるチヤンネル領域の厚さ、Ｎは
チヤンネル領域のドーピング濃度、Ｗ及びＬはチヤンネ
ル領域の幅及び長さ、μは電荷キヤリアの移動度、ｑは
電子電荷、εは半導体材料の誘電率 Ｎ
である。
ＮをＮ−一（β〉１）に減少させるβと、ピンチオフ電
圧Ｖｐを同一のままにする場合となる。
しかし、一般に斯るチヤンネル導電率の減少は電界効果
トランジスタの良好な動作を著しくそこなう。
本発明の目的は、チヤンネル導電率を低下することなく
既知の電界効果トランジスタよりも著しく高い電圧で使
用し得る新規な構造の電界効果トランジスタを具える平
坦表面半導体装置を提供せんとする。
本発明は、この目的は第１領域の厚さを増大させないで
減少させることにより達成し得るという予想し得ない事
実に基づいて為したものである。
これがため、本発明は上述した種類の半導体装置におい
て、前記島状領域部分のドーピング濃度Ｎ（原子／Ｃｍ
３）と厚さｄ（？）は次の条件Ｅは第１領域の半導体材
料に電子なだれ増倍が起る臨界電界強度（ＶＯｌｔ／Ｃ
Ｔｎ）Ｌは前”記接点領域から第２ｐｎ接合までの距離
（（７ｆＬ）ＶＢは第１ｐｎ接合のブレークダウン電圧
の一次元的に計算した値（ＶＯｌｔ）を満足するものと
したことを特徴とする。
第１領域のドーピング濃度と厚さの積が上記の条件を満
足すると、逆方向電圧の印加時において少くとも前記接
点領域と第２ｐｎ接合との間の空乏領域が第２ｐｎ接合
のブレークダウン電圧より低い電圧で第１ｐｎ接合から
島状領域部分の厚さを貫通して拡がるようになる。
前記接点領域は逆方向電圧源に直接接続された電極又は
電極領域とすることができるが、例ぇばそれ自身には接
続導体が設けられていないが他の方法、例えば隣接半導
体領域を経て所望の電位にされる半導体領域とすること
ができる。
前記接点領域と第２ｐｎ接合との間の第１導電型の島状
領域部分は第２ｐｎ接合のブレークダウン電圧より低い
電圧で完全に空乏化されるため、表面における電界強度
が減少して最早プレークダウン電圧は殆んど第２ｐｎ接
合により決まらずに表面に平行に延在する第１ｐｎ接合
により決まるようになる。
このようにして、第１及び第２領域間に極めて高いブレ
ークダウン電圧を得ることができ、この電圧は場合によ
り第１及び第２領域のドーピング濃度に基づいて理論的
に予想される高ブレークダウン電圧に近似することがで
きる。
本発明による上記の条件は、第１及び第２領域間の電圧
の増大時において空乏領域が第２ｐｎ接合から前記接点
領域まで拡がる結果として前記接点領域と第２ｐｎ接合
間の表面に強すぎる電界強度が早期に発生することも阻
止する。
最適電界分布は、本発明によるＮ−ｄ積によつて第２ｐ
ｎ接合部と前記接点領域のエツジ部とに生ずる電界強度
の最大値が略々同一値になるようにすることにより得ら
れる。前記条件をＮ−ｄ＝３．０×１０５εＥ及びＬ〉
１．４×１０５ＶＢのように選択すると、第１ｐｎ接合
における最大電界強度が表面に生ずる上述の最大値より
常に大きくなつてブレークダウンは常に第１ｐｎ接合で
起リ、表面では起らなくなる。
電荷の大部分を第２領域内の空乏領域内に蓄え得るよう
にして第１領域の最小厚を低減するためには、第１領域
と少くとも隣接する第２領域を第１領域よリも低ドーピ
ング濃度とするのが多くの場合好適である。多くの場合
第１ｐｎ接合の空乏領域は第２領域の厚さ全体に亘つて
延在させることができるが、他の場合には第２領域の厚
さを第１ｐｎ接合のブレークダウン電圧において空乏領
域が第２領域内に第２領域の厚さより小さな距離に亘つ
て延在するようにするのが好適である。
この場合、ブレークダウン電圧が第２領域の厚さにより
悪影響を受けることはなくなる。上述の半導体構造は種
々に形成することができるが、技術的理由から、第１領
域を第２領域上に設けられた第１導電型のエピタキシャ
ル層で形成して成る構造が好適である。
第１領域と隣接する第３領域は第１領域の厚さ全体に亘
つて延在させる必要はない。少くとも動作状態において
関連する空乏領域が第１領域の全厚とその周囲の少くと
も１部分に亘つて延在し、その島状部分を囲めば充分で
ある。しかし、第１領域の島状部分は側面から第２ｐｎ
接合により完全に囲むのが好適である。しかし、例えば
第１領域の島状部分を側面から第２ｐｎ接合により部分
的に囲み、残部を他の方法、例えば埋設絶縁材料により
又は例えばガラスが充填された条溝により囲んだ構造が
好適な場合もある。本発明は、ソース及びドレイン電極
間の電流が表面と略々平行に流れる横形電界効果トラン
ジスタに特に重要である。
これがため、好適例では、ゲート電極の両側に位置する
ソース及びドレイン電極は第１領域と非整流接点を構成
するものとし、前記接点領域はトランジスタのドレイン
電極とする。この場合、ゲート電極は通常第２領域に接
続し、この第２領域を第２ゲート電極として作動させる
が、これは必ずしも必要ない。所定の場合には、ドレイ
ン電極をゲート電極で略々完全に囲み、ゲート電極をソ
ース電極で略々完全に囲む構造とするのが好適である。
特定の好適例では、第２導電型の半導体層を第１領域上
に設け、ソース及びドレイン電極を第１導電型の電極領
域とし、ゲート電極を第２導電型の電極領域とし、且つ
これらの全ての電極領域を前記半導体層の厚さを貫通し
て第１領域まで延在させる。この好適例は後述するよう
にコンプリメンタリ形の接合電界効果トランジスタと同
一半導体板に並べて形成することができ、即ちｎチヤン
ネル及びｐチヤンネル電界効果トランジスタを同一半導
体板に形成することができる。本発明は、横形接合電界
効果トランジスタ以外にも、いわゆる縦形の接合電界効
果トランジスタにも有利に用い得る。
これと関連して、好適例では電界効果トランジスタを縦
形とし、そのドレイン電極は第２領域と非整流接点を形
成し、ソース電極は第１領域と整流接合を形成し、ゲー
ト電極はチヤンネル領域と関連する第１領域の少くとも
１部分を囲む第１導電型の電極領域とする。図面につき
本発明を説明する。各図は線図であ９、明瞭のため正し
いスケールで示してない。
対応する部分は同一符号で示してある。また同一導電型
の半導体領域は同一の向きの斜線を付して示してある。
全ての例において半導体材料としてシリコンを選択した
。
しかし、本発明はこれに限定されず、他の任意の半導体
材料、例えばゲルマニウム、或はＧａＡｓのようないわ
ゆる−Ｖ族化合物を用いることもできる。第１図は既知
の半導体装置の１部分を断面図及び斜視図として示す。
この装置はソース電極領域１２を具えるソース電極及び
ドレイン電極領域１４を具えるドレイン電極と、これら
の間に位置するチヤンネル領域１と、チヤンネル領域１
と隣接するゲート電極領域１３を具えるゲート電極とを
有する電界効果トランジスタが設けられた半導体本体よ
り成る。前記ゲート電極は該電極に供給されるゲート電
圧によリ空乏領域を制御してソース電極１２とドレイン
電極４との間の電荷キヤリアの流れ（本例では電子流）
を制御する。本例では、ソース電極、ドレイン電極及び
ゲート電極は全て、半導体領範と、その上に設けられ該
領域とオーム接触する金属層（明瞭のため図示してない
）とから成る。本例ではチヤンネル領域１はｎ導電型、
電極領域１２及び４は領域１よリ高いドーピング濃度の
ｎ導電型、ゲート電極領域１３はｐ導電型でチヤンネル
領域と１整流Ｐｎ接合を形成する。第１図から明らかな
ように、この電界効果トラノＣ ンジスタは第１導電型（本例ではｎ導電型）の層状第１
領域１を具える。
この第１領域１（本例ではゲート電極と隣接するチヤン
ネル領域でもある）は下側ｐ導電型第２領域２と表面８
に略々平行に延在する第１ｐｎ接合５を形成する。第１
領域１は第２ｐｎ接合６によりその空乏領域で島状部分
に囲まれる。この第２ｐｎ接合６は第１領域１と第２領
域２と表面８との間を延在する第２領域より高ドーピン
グ濃度のｐ導電型の第３領域３との間に形成される。こ
れがため、第２ｐｎ接合６は第１ｐｎ接合５より低いブ
レークダウン電圧を有する。ゲート電極１３は第１領域
１の島状部分と隣接する。第１図に示すように、ゲート
電極は基板（本例では第２領域２）に接続するが、これ
は必ずしも必要ない。
ソース及びドレイン電極の接続端子Ｓ及びＤ間に電圧Ｖ
ｐを印加すると、領域１２から領域１を経て領域４へ電
子が流れる。ゲート電極１３と第１領域１との間及び第
２領域２と第１領域１との間に逆方向の電圧を印加する
と、空乏領域が形成され、それらの輪郭９，１０，１４
を第１図に破線で示す。これら空乏領域は斜線を除去し
て示す。上述の既知の装置では、ドーピング濃度と寸法
が、Ｐｎ接合６のブレークダウン電圧において領域１の
ドレイン電極４付近が空乏化されない値にされている。
Ｐｎ接合６及ひ７間の逆方向電圧はドレイン電極４付近
が最も高く、この逆方向電圧により発生する電界強度分
布はＰｎ接合６及び７が表面８な交差する個所付近で最
大電界強度となり、表面付近において半導体本体のバル
ク内のＰｎ接合５のブレークダウン電圧より著しく低い
電圧でブレークダウンが発生する。第２図は本発明半導
体装置を示す。
この装置は第１図の既知の装置と殆んど同一である。し
かし、本発明の第２図に示す装置においては、第１領域
１のドーピング濃度及び厚さを小さくして、第２領域２
とソース、ドレイン及びゲート電極に属する接点領域で
あつて島状領域と非整流接触する接点領域（本例ではド
レイン電極４）との間に逆方向電圧を印加したとき、少
くともドレイン電極と第２ｐｎ接合６との間の空乏領域
がＰｎ接合６のブレークダウン電圧より低い電圧で第１
ｐｎ接合５から島状領域１の厚さを貫通して延在するよ
うにする。第２図は領域７と４との間の領域１がＰｎ接
合６まで完全に空乏化された状態を示す。この場合Ｐｎ
接合５，６及び７間の電圧はドレイン領域４から境界９
まで延在する連続した空乏領域に分布する。その結果、
表面における電界強度が著しく減少する。従つて、ブレ
ークダウンは半導体本体バルク内を延在するＰｎ接合５
の特性によジ殆んど決まる。このブレークダウン電圧は
極めて高くすることができると共に領域１及び２のドー
ピング濃度に基づいて理論的に予想されるブレークダウ
ン電圧に充分近づけることができる。本発明では上述の
結果を達成するために、シリコン半導体本体を有する第
２図の装置において下記のドーピング濃度と寸法を用い
る。領域４及び１２：厚さ１μｍ 領域１：ｎ型、ドーピング濃度１．５×１０１５原子／
？３、厚さ５μｍ領域２：ｐ型、ドーピング濃度１．７
×１０１４原子／ＣＴｎ３、厚さ２５０μｍ領域１３：
ｐ型、厚さ２．５μｍ ドレイン電極４からＰｎ接合６までの距離Ｌ：５０μｍ
この場合、第１ｐｎ接合の一次元的に計算したブレーク
ダウン電圧ＶＢは１２７０ボルトであつた。
上記の所定の厚さ及びドーピング濃度では第２領域２内
の空乏領域は領域２の厚さより小さい厚さに亘つて延在
すると共に、Ｐｎ接合６の空乏領域がＰｎ接合６それ自
体（Ｐｎ接合５がない場合）のブレークダウン電圧より
低い電圧値において領域４に達することも避けられる。
Ｎ，ｄ，Ｌ及びに対し上記の値を用いると、シリコン（
ε＝１１．７、Ｅ＝２．５×１０５ボルト／Ｃｍ）を用
いる本例では、次の条件２，６×１０２εＥン五〈Ｎ−
ｄ〈５．１×１０５εＥＬが満足される。
第２図に示す半導体装置では、第１領域１を第２領域２
上に設けたエピタキシヤル層で形成する。
本例では第１領域の島状部分を側面から第２ｐｎ接合６
により完全に囲む。後に示すように他の構成も可能であ
るが、この構成は技術的に最も簡単な構成である。島状
領域部分は例えばその周囲の１部分に亘つて他の方法、
例えば埋設酸化物パターンにより又は例えばパツシベー
テイングガラスで充填された条溝により囲むことができ
る。第１及び第２図に示す装置ではゲート電極はその不
純物添加表面領域１３が領域１と整流接合を形成し、ソ
ース及びドレイン電極はその不純物添加表面領域１２及
び４が領載１と非整流接合を形成する。しかし、これら
表面領域は必ずしも必要でない。半導体領域１２及び４
の代リにオーム性金属一半導体接点を領域１上に設ける
ことができると共に、領域１３の代りに整流金属一半導
体接合（シヨツトキ一接合）を領域１上に設けることが
できる。整流接合形ゲート電極の代リに、例えばデイー
プデプリーシヨントランジスタの場合のように半導体表
面８から絶縁層で分離された導電層を用い、これにより
エピタキシヤル層１内に空乏層を形成することもできる
。第３図はＰチャンネルとＮチヤンネルの接合形電界効
果トランジスタ（ＪＦＥＴ）が並置されたモノリシツク
集積回路に本発明がどのように適用し得るかを示す。
Ｐチヤンネル電界効果トランジスタＩは第２図について
述べた電界効果トランジスタと略々同一であるが、全て
の対応する半導体領域の導電型は第２図のものと反対で
ある。
更に、このトランジスタの６第２領域７２はｐ型基板３
４上に設けられたｎ型エピタキシヤル層で形成される。
高濃度ｎ型埋込層３６をエピタキシヤル層２と基板３４
との間に設けて、Ｐｎ接合５と関連する空乏領域が基板
３４内に侵入するのを阻止する。第２接合形電界効果ト
ランジスタは上記電界効果トランジスタＩの隣りに設け
られる。
このトランジスタも本発明による電界効果トランジスタ
である。この第２トランジスタもトランジスタＩの領域
２を形成するエピタキシヤル層の１部分から成る島状領
域部分３２を具える。ｎ型ソース領域２２、ｎ型ドレイ
ン領域２４及びｐ型ゲート電極領域２３はトランジスタ
Ｉの領域１も形成する島３２上のｐ型半導体層２１を貫
通してｎ型領域３２まで延在する。ソース及びドレイン
領域２２及び２４は領域２１とＰｎ接合２６及び２６Ａ
を形成し、領域２１と３２はＰｎ接合３９を形成する。
第２電界効果トランジスタではチヤンネル領域は領域３
２で形成される。トランジスタＩととの分離のために、
領域２と領域３２を完全に囲み領域３２とＰｎ接合３８
を形成する高濃度ｐ型領域３３を設ける。ソース領域２
２とドレイン領域２４との間に適当当な電圧を加えると
、電子がソース領域から領域３２を通つてドレイン領域
へ移動する。
この電子の流れは領域２３と領域３２との間に逆方向の
ゲート電圧を加えることによＶ）（及び場合により領域
３２と３４との間にも逆方向電圧を加えることによＶ）
）制御することができる。第２図の例の場合のように、
層２，３２のドーピング濃度と厚さを本発明に従つて選
択して、ブレークダウンが発生するはるか以前に領域１
が少くともドレイン領域４とＰｎ接合６との間において
完全に空乏化されると共に領域３２が少くともドレイン
領域２４とＰｎ接合２７との間において完全に空乏化さ
れるようにする。この結果、トランジスタＩの表面８に
おける電界強度及びトランジスタの領域２１及び３２間
の表面３９における電界強度が著しく減少し、ブレーク
ダウン電圧が著しく増大する。第３図においても第２図
と同様に表面上の絶縁（酸化）層や接点層は図示してな
い。
ソース、ドレイン及びゲート電極の接続はＳ，Ｄ及びＧ
で線図的に示してある。第４図は本発明半導体装置の更
に他の例を示す。
第３図の第２電界効果トランジスタと同様に、ｎ型ドレ
イン領域４４をｐ型ゲート電極領域４３で囲み、次いで
これをｎ型ソース領域４２で囲む。全ての電極は、下側
の第２Ｐ型領域２と第１ｐｎ接合５を形成すると共に高
濃度ｐ型領域４７と表面８まで延在するＰｎ接合４８を
形成する第１領域１内に設ける。ソース、ドレイン及び
ゲート電極領域は第１領域１の厚さの１部分に亘つて延
在する。本例電界効果トランジスタは上述のトランジス
タと同様に作動させることができ、ブレークダウン電圧
より低い領域１及び２間の逆方向電圧のときの空乏領域
の輪郭４９，４０を図示してある。領域１はゲート電極
領域４３とドレイン領域４３とドレイン領域４４との間
が完全に空乏化される。第３図の第２電界効果トランジ
スタの場合と同様に、第１領域の島状部分はゲート電極
（本例でば第３領域０の機能を果す）で囲まれゲート電
極領域と領域１との間のＰｎ接合４６が６第２１ｐｎ接
合を形成する。領域１のドーピング濃度と厚さを本発明
に従つて選択して領域１がフゲート−ドレイン電圧の増
大によりＰｎ接合６のブレークダウンが生ずる前に完全
に空乏化されるようにするため、この電界効果トランジ
スタは極めて高いゲート−ドレイン電圧で使用すること
ができる。
更に、第４図に示す装置は、僅かな変形を・加えるだけ
で高圧用スイツチングダイオードとして使用することが
できるので、極めて重要である。
斯るスイツチングダイオードを第５図に示す。この装置
の半導体構造は第４図のものと、この場合には領域４２
に接点を設ける必要がない（従つてその部分を絶縁層４
１で覆うことができる）及び領域４７と４２との間のブ
レークダウン電圧を低くする点が相違するだけとするこ
とができる。これを達成するために、領域４２を領域４
７から小距離に設け、場合によつては領域４７と接触も
しくは領域内に侵入させることもできる。逆方向電圧Ｖ
１を領域４４及び２上のオーム接点を経てＰｎ接合５間
に供給する。
電圧源Ｖ１と直列インピーダンス（本例では抵抗）を接
続する。逆方向の可変電圧Ｖ２をＰｎ接合４６間に供給
する。第５図は電圧Ｖ１がまだ小さく、ゲート電極に関
連する空乏領域（境界４５）がＰｎ接合５の空乏領域の
境界４０に達するような高電圧Ｖ２が供給されている状
態を示す。
この状態では島状部分１Ａがこれらの空乏領域で囲まれ
、第１領域１の他の部分から電気的に遮断される。この
場合、電圧Ｖ１を極めて高い値に増大することができる
。
その理由は、島状部分１Ａは比較的低い電圧Ｖ１でＰｎ
接合５から表面８まで完全に空乏化され、電圧Ｖ１を更
に増大したとき、ブレーキダウン電圧はＰｎ接合４６の
比較的低いプレークダウン電圧によらずに表面に露出し
ない平坦Ｐｎ接合５のブレークダウン電圧によつて決ま
るためである。従つて、本例でも領域４７ではなくゲー
ト電極４３が上述しだ第３領域”の機能をする。即ち、
この場合には高電圧Ｖ１は表面８と境界４９との間の空
乏領域間に略々完全に印加され、空乏領域は略々第４図
に示すように拡がる。
この場合インピーダンスＲの両端間には電圧降下は殆ん
ど生じない。その理由は、このインピーダンスＲには極
く僅かなリーク電流が流れるだけであり且つ；のインピ
ーダンスＲはこれと直列のこの半導体装置の遮断時のイ
ンピーダンスより著しく小さく選定されるためである。
制御電圧Ｖ２を関連する空乏領域がゲート電極４３とＰ
ｎ接合５間の領域１を遮断しない程度まで減少させると
、ドリフト電界が形成され、その結果ソース領域４２が
ドレイン領域４４の電位になろうとする。
しかし、これが起るはるか前に、領域４７と４２との間
にブレークダウンが起つて半導体装置両端間に加わる電
圧は略々零となり、電圧Ｖ１の略々全部がインピーダン
スＲの両端間に加わる。このように、インピーダンスＲ
の両端間の電圧を制御電圧Ｖ２により低値と高値に切９
換えることができる。
第６図は本発明による縦方向電界効果トランジスタの断
面図である。
このトランジスタは本例ではｐ型の島状領域１から成る
。本例では領域１は厚さが２５０μｍでドーピング濃度
が３．２×１０１４原子／？３のｎ型基板上にエピタキ
シヤル生長された厚さが４μｍでドーピング濃度が１．
３×１０１５原子／？３のｐ型エピタキシヤル層の１部
分とする。島状領域１はその側面をｎ型拡散領域３で囲
む。島１内には半導体材料内に部分的に埋設された酸化
珪素パターン５０を選択熱酸化処理により複数個の孔を
有する酸化層の形態に設ける。半導体材料内において酸
化パターン５０を外側がパターン５０と接触しゲート領
域を形成する薄いｐ型領域５４で囲む。領域５４とＰｎ
接合５との最短距離は２，５μｍとする。更に、多結晶
シリコンの高濃度ｎ型層５２を表面上に設け、これを酸
化部分５０間において、層５２からの拡散により得られ
る表面領域５３と接触させる。
金属層５１を層５２上に設けると共に領域２上に高濃度
半導体接点層５５及ひ金属層５６により接点を形成する
。ソース、ドレイン及びゲート電極の接続を、Ｓ，Ｄ及
びＧで線図的に示す。動作状態においてＵ、ソース電極
Ｓに対し正の電圧をドレイン電極Ｄに供給する。
ゲート電極Ｇクには少くとも空乏領域が領域１及び２間
のＰｎ接合から表面まで拡がるようなドレイン電極に対
し負の電圧を供給して、領域１を完全に空乏化する。ソ
ース電極からドレイン電極へ移動する電子の流れは空乏
化された領域１により殆んど妨げられない。ゲート電極
の電圧を変化させると、空乏化された領域１内の電位分
布が変化し、例えば電位スレシホルドが形成されてソー
ス電極から空乏化された領域１を経てドレイン電極への
電子の流れを制御することができる。領域１はＰｎ接合
６のブレークダウン電圧より低い電圧で完全に空乏化さ
れ、上述の原理の結果として領域１及び２間でブレーク
ダウンを生ずる電圧を極めて高くすることができるため
、極めて高い電圧用の縦方向電界効果トランジスタを得
ることができる。第６図に示す半導体装置は次のように
して製造することができる。
出発材料は上述のドーピング濃度と厚さのｐ型エピタキ
シャル層を有するｎ型基板２とする。島分離領域３は慣
例の拡散法、例えば燐拡散により形成する。同時に高濃
度ｎ型接点層５５を下側面上に拡散する。次いで耐酸化
マスク兼インプランテーシヨンマスク（窒化珪素を含み
、壇下窒化マスクと称す）を１０μｍ間隔の４μｍ幅の
マスク細条から成る方形フレームの形態に設ける。
次いで硼素を６０ＫｅＶのエネルギーで１０１５イオン
／ｃ！Ｎ２の線量にインプラントする。マスクのエツチ
ング用ホトラツカ一層はそのまま残し、イオンインプラ
ンテーシヨンのマスクとしても作用させる。このように
してｐ型層５４を形成する。次いでホトラツカ一層を除
去し、９００℃で３０分間アニール処理した後に熱酸化
処理により酸化パターンを例えば１μｍの厚さに設ける
。
１部埋設酸化パターンを選択酸化処理により形成する技
術はフイリツプス・リサーチ・レポートＶＯｌ２５，ｌ
″９７０，ｐｐ１１８−１３２に詳細に記載されている
。
次いで窒化マスクを除去した後、０．５μｍの多結晶シ
リコン層５２を設け、この層には例えばｎ型不純物を燐
イオンインプランテーシヨンによりドーピする。次いで
、窒素内において１０５０℃で３０分間の加熱処理を行
ない、層５２からの拡散によりチヤンネル領域５３を形
成する。次いでアルミニウム金属化層５１，５６，５７
をマスキング（必要に応じその接点窓内まで延在するｐ
型ドーブ領域５４′を設けた後に）と蒸着により設け、
装置を容器に実装することができる。本例では距離Ｌ（
第６図）は７０μｍである。
Ｐ＋Ｐ−Ｎ一構造５４，１，２の一次元的に計算したブ
レークダウン電圧は約６８８ボルトである。ε−１１．
７及びＥ＝２．５Ｘ１０１５０１ｔ／ＣＴＩＬの場合（
シリコンの場合）、領域１は、の条件を満足する。
領域５３が低濃度の場合、ソース及びドレイン電極間の
電流は、領域５４と５３間のＰｎ接合により領域５２内
に空乏領域を形成し、この空乏領域をゲート電圧の変化
により変化させて領域５３を通る電流通路の断面積を変
化させることにより制御することもできる。
場合によつてはこの制御と上述の制御の両方を併用する
ことができる。本発明はＰｎ接合或はシヨツトキ一接合
を有する電界効果トランジスタに限定されるものではな
い。例ぇば、ゲート電極は半導体表面から絶縁層で分離
することができる。第７図はその一例として、第２図に
示すトランジスタと構造及び動作がゲート電極の空乏領
域（境界１４）がＰｎ接合ではなく半導体表面から絶縁
層で分離されたゲート電極層６０から成るゲート電極に
より形成される点が相違するだけであるデイープデブリ
ーシヨントランジスタの断面図を示す。第７図に示す装
置では、更に、第２図と同一の・゛ドーピング濃度及び
寸法を用いることができると共に同一のスイツチング方
法を用いることができる。第８Ａ〜８Ｅ図及び第９図を
参照して上述した好適なドーピング濃度と寸法について
更に説明する。
第８Ａ〜８Ｅ図は上述した種々の例の第１領域の島状部
分に対応するダイオードにおいて生じ得る５つの電界分
布状態を示す。
明瞭のため、このダイオードは半分のみを示し、Ｅｓで
示す軸線を中心に回転対称であるものとする。領域１は
上述の各例の島状”第１領域部分１Ｖｃ対応し、Ｐｎ接
合５は、゛第１ｐｎ接合７に対応し、Ｐｎ接合６は”第
２ｐｎ接合７に対応する。これら図において、領域１は
ｎ導電型、領域２はｐ導電型であるものとするが、これ
ら導電型は逆にすることもできる。領域２のドーピング
濃度は第８Ａ〜８Ｅ図の全図において同一である。Ｎ一
領域１とｐ一領域２との間において（Ｎ＋接点領域４を
経て）Ｐｎ接合５，６間に逆方向電圧を加えると、表面
に沿つた電界強度Ｅｓは曲線Ｓに従つて変化すると共に
垂直方向の電界強度Ｅｂは曲線Ｂに従つて変化する。
第８Ａ線はブレークダウン電圧においてまだ層１の完全
な空乏化が生じない場合を示す。
表面における電界強度Ｅ８の最大値はＰｎ接合６に生じ
これはｐ＋領域の高いドーピング濃度のために垂直方向
に見た電界強度Ｅｂの最大値（Ｐｎ接合５に生ずる）よ
リ高い。臨界電界強度Ｅ（シリコンの場合約２．５×１
０５ボルト／？で、ドーピング濃度に僅かに依存する）
を越えると、空乏領域（第８Ａ図に破線９，１０で示す
）が接合５から垂直方向に表面まで拡がる前に接合６付
近の表面でブレークダウンが生ずる。第８Ｂ〜８Ｅ図は
、層１のドーピング濃度Ｎと厚さｄを、接合６の表面ブ
レークダウンの発生前に層１が接合５から表面まで完全
に空乏化されるようにした場合を示す。
この場合、表面に沿つた電界強度Ｅｓは領域３及び４間
の１部分に亘つて一定になり、Ｐｎ接合６の区域と領域
４のエツジのＮ＋Ｎ接合の区域に電界分布のピーク値が
形成される。第８Ｂ図に示す場合には、接合６における
ピーク値が最も高く、接合５におけるＥｂの最高値より
高いためにブレークダウンが表面の接合６の区域に生ず
るが、第８Ａ図の場合より比較的高い値で生ずる。
その理由は、この場合には表面における電界強度分布が
一層一様とな９、その最大値が減少するためである。第
８Ｂ図の場合は第８Ａ図の場合から、例えばドーピング
濃度は同一のままにして層の厚さｄを減少させることに
より得ることができる。第８Ｃ図は第８Ｂ図と逆の場合
を示す。
この場合には領域４のエツジにおける電界強度ピークが
Ｐｎ接合のピークより高くなる。この場合は、例えば層
１を極めて高い固有抵抗にしてブレークダウンが起る前
に領域１が空乏化されるようにすることにより発生させ
ることができる。この場合には、プレークダウンは領域
４のエツジにおける最大電界強度がＰｎ接合５の電界強
度よリ高いときにそのエツジに発生し得る。もつと好適
なのは第８Ｄ図に示す場合である。
この場合には領域１のドーピング濃度と厚さを表面にお
ける両電界強度ピークが略々等しくなるようにする。第
８Ｄ図に示すようにＰｎ接合５における最大電界強度Ｅ
ｂが表面における最大電界強度より小さいときはまだ表
面においてブレークダウンが起り得るが、この場合には
表面における電界強度分布Ｓを対称とすることにより非
対称電界強度分布の場合より表面における最大電界強度
が小さくなるため、ブレークダウンは一層高い電圧で起
るようになる。最后に第８Ｅ図は、所定ドーピング濃度
の領域２に対し層１のドーピング濃度と厚さを有効に選
択し且つ距離Ｌを増大させることにより任意の逆方向電
圧において表面における最大電界強度がＰｎ接合におけ
る最大電界強度よりも低くなるようにした場合を示す。
この結果、この場合のブレークダウンは常に半導体本体
内のＰｎ接合５で起り表面では起らない。向、距離Ｌの
値が小さすぎるときは、表面における電界強度が（領域
３及び４間の電圧により曲線Ｓと線Ｅｓ＝０との間の面
積が決まる結果として）増大するため、表面でのプレー
クダウンが低い電圧で起ることに注意されたい。
計算の結果、ブレークダウン電圧の最も好適な値は第９
図の曲線Ａ及びＢで囲まれた区域において得られること
が確かめられた。
第９図には半導体としてシリコンを用いた場合について
領域１のドーピング濃度Ｎ（原子／ｄ）と厚さｄ（ＣＴ
ＩＬ）Ｌの積を水平軸上にプロツトし、１０６−の値Ｖ
Ｂ（Ｌは？、ＶＢはボルト）を垂直軸上にプロツトして
ある。
ＶＢはＰｎ接合５のプレークダウン電圧の一次元的に計
算した値、即ち第８Ａ〜８Ｅ図において領域１及び２の
ドーピング濃度は一様でＰｎ接合５の境が明確であるも
のとし、Ｎ＋領域４は略々無視し得る直列抵抗値を有す
るものとし且つＮ＋Ｎ−Ｐ一構造４，１，２は軸Ｅｓに
垂直な全ての方向に無限に延在しているものと仮定した
Ｎ＋Ｎ−Ｐ一構造のブレークダウン電圧である。この仮
定のブレークダウン電圧は上述のような仮定により極め
て簡単に計算することができる（例えば″Ｓ，Ｍ，Ｓｚ
ｅＰｌＦｓｉｃｓＯｆＳｅｍｉｃＯｎｄｕｃｔＯｒＤｅ
ｖｉｃｅｓ″Ｗｉｌｅｙ＆ＳＯｎｓＮｅｗＹＯｒｋｌ９
６９，Ｃｈａｐｔｅｒ５参照）。半導体材料としてシリ
コンを選択した場合、線Ａ及びＢ間に位置するＮ−ｄ値
、即ちに対しては第８Ｄ図に示す条件（表面における対
称電界分布）が満足される。
第８Ｅ図の条件（表面における電界分布が対称でＰｎ接
合５でブレークダウンが起る）も満足させる必要がある
場合には、Ｌ，Ｎ及びｄとしては第９図の線Ｃ上の値或
はこれに近い値に選択するＬ必要がある。
−〉１．４×１０５の場合、略々ＶＢＮ−ｄ−９×１０
１１ＣＴ１１２となる。
既に述べたように、第９図の値は約２．５×１０５ボル
ト／Ｃｍの臨界電界強度Ｅと約１１．７の誘電率を有す
るシリコンに適用される。
一般に、比誘電率ε及び臨界電界強度Ｅを有する半導体
材料に対しては線Ａ及びＢ間は２．６×１０１２εＥ／
令フＮ−ｄく５．１×１０５εＥとなり、線ＣはＮ−ｄ
が略々３×１０５εＥとなり Ｌゝ一〉１．４
×１０５となる。
ＶＢ 値ε及びＥは当業者が市販の文献から知ることができる
。
臨界電界強度は例えば”Ｓ，Ｍ，ＳｚｅＰｈｙ′Ｓｉｃ
ｓＯｆＳｅｍｉｃＯｎｄｕｃｔＯｒＤｅｖｉｃｅｉＷｉ
ｌｅｙ＆ＳＯｎｓＮｅｗＹＯｒｋｌ６６９，Ｐ，ｌｌ７
，Ｆｉｇ２５に示されている。第８Ａ〜８Ｅ図及び第９
図について上述したところから、当業者であれば上記の
種々の例において述べた全ての半導体構造に対し所定の
場合に最も好適なドーピング濃度と寸法を選定すること
がきる。
全ての場合において表面ブレークダウンを避けるように
する（第９図の曲線Ｃ）必ずしも必゛要或は好適ではな
く、少くとも第９図の曲線Ａ及びＢ内或はこれら線上の
値にすればよい。本発明は上述した例にのみ限定される
゛ものでない。
例えば、シリコン以外の半導体材料、酸化珪素以外の絶
縁層（例えば窒化珪素、酸化アルミニウム）及びアルミ
ニウム以外の金属層も用いることができる。各例におい
て各領域の導電型を反対導電型にすることができる。所
定の例においては第３領域３を第２領域２よりも高ドー
ピング濃度とするが、この第３領域は第２領域と同一ド
ーピング濃度とし、この第３領域を第２領域の延長部と
することもできる。この場合には第２ｐｎ接合６のブレ
ークダウン電圧が第１及び第２ｐｎ接合５及び６間の遷
移領域における強い湾曲により低下する。
【図面の簡単な説明】
第１図は既知の半導体装置の１部分の断面図兼斜視図、
第２図は本発明半導体装置の一例の断面図兼斜視図、第
３図は本発明半導体装置の他の例の断面図兼斜視図、第
４及び第５図は本発明半導体装置の更に他の２例の断面
図、第６図は本発明による縦形電界効果トランジスタを
具える半導体装置の断面図、第７図は本発明によるデイ
ーブデプリーシヨン電界効果トランジスタの断面図、第
８Ａ〜８Ｅ図は種々のドーピング濃度と寸法の場合の電
界分布を示す図、第９図は第１領域のドーピング濃度と
寸法との関係の好適例を示す関係図である。 １・・・第１領域（第２図ｎ型、第３図ｐ型）、２・・
・第２領域（第２図ｐ型、第３図ｎ型）、３・・・第３
領域（第２図ｐ＋型、第３図ｎ＋型）、４・・・ドレイ
ン電極領域（第２図ｎ＋型、第３図ｐ＋型）５・・・第
１ｐｎ接合、６・・・第２ｐｎ接合、８・・・半導体表
面、９，１０，１４・・・空乏領域、１２・・・ソース
電極領域（第２図ｎ＋型、第３図ｐ＋型）、１３・・・
ゲート電極領域（第２図ｐ型）第３図ｎ型）２１・・・
ｐ型半導体層、２２・・・ｎ型ソース領域、２３・・・
ｐ型ゲート領域、２４・・・ｎ型ドレイン領域３２・・
・島状領域部分、３３・・・ｐ＋型分離領域、３４・・
・ｐ型基板、３９・・・第１ｐｎ接合、２７・・・第２
ｐｎ接合、４２・・・ｎ＋型ソース領域、４３・・・ｐ
型ゲート領域、４４・・・ｎ＋型ドレイン領域、４７・
・・ｐ＋型分離領域、４６・・・第２ｐｎ接合、４０，
４９・・・空乏領域、１Ａ・・・島状部分、５０・・・
酸化パターン、５４・・・ｐ＋型ゲート領域、５２・・
・ｎ＋型ソース領域、５５・・・ｎ＋型ドレイン領域、
５３・・・ｎ型表面領域、５１，５６，５７・・・金属
層、６０・・・ゲート電極、６１・・・絶縁層。

Claims (1)

  1. 【特許請求の範囲】 １ ソース電極、ドレイン電極、該ソース及びドレイン
    電極間のチャンネル領域及び該チャンネル領域と隣接す
    るゲート電極を有し、該ゲート電極に供給されるゲート
    電圧により空乏領域を制御してソース及びドレイン電極
    間の電荷キャリアの流れを制御する少くとも１個の電界
    効果トランジスタを含む略々平坦表面の半導体本体を具
    える半導体装置であつて、前記電界効果トランジスタは
    第１導電型の層状第１領域を具え、該第１領域は第２導
    電型の下側第２領域と半導体表面に略々平行に延在する
    第１ｐｎ接合を形成し、少くとも動作状態においては該
    第１領域及び該第１領域と隣接する第２導電型の第３領
    域間に形成された第２ｐｎ接合によりその空乏領域で該
    第１領域の島状部分が少くとも部分的に側面から囲まれ
    るよう構成され、前記第２ｐｎ接合は前記第１ｐｎ接合
    より低いブレークダウン電圧を有し、少くともゲート電
    極は前記島状部分と隣接し、前記第２領域と前記電界効
    果トランジスタのソース、ドレイン及びゲート電極に属
    する接点領域であつて前記島状部分と非整流接触する接
    点領域との間には逆方向の電圧が与えられる半導体装置
    において、前記島状領域部分のドーピング濃度Ｎ（原子
    ／ｃｍ＾３）と厚さｄ（ｃｍ）は次の条件２．６×１０
    ＾２εＥ√［Ｖ＿Ｂ／Ｌ］＜Ｎ・ｄ＜５．１×１０＾５
    εＥここで、ε：比誘電率Ｅ：第１領域の半導体材料に
    電子なだ れ増倍が生ずる臨界電界強度 （Ｖｏｌｔ／ｃｍ） Ｌ：前記接点領域から第２ｐｎ接合ま での距離（ｃｍ） Ｖ＿Ｂ：第１ｐｎ接合のブレークダウン電圧の一次元的
    に計算した値（Ｖｏｌｔ） を満足するようにしたことを特徴とする半導体装置。 ２ 特許請求の範囲１記載の装置において、Ｎ・ｄは略
    々３．０×１０＾５εＥに等しくし、Ｌ≧１．４×１０
    ＾−＾５・Ｖ＿Ｂとしたことを特徴とする半導体装置。 ３ 特許請求の範囲１記載の装置において、少くとも第
    １領域と隣接する第２領域の部分のドービング濃度は第
    １領域のドーピング濃度より低くしたことを特徴とする
    半導体装置。 ４ 特許請求の範囲１、２又は３記載の装置において、
    第２領域は、第１ｐｎ接合のブレークダウン電圧におい
    て空乏領域が第２領域内に第２領域の厚さより小さな距
    離に亘つて延在するような厚さとしたことを特徴とする
    半導体装置。 ５ 特許請求の範囲１〜５記載の何れか１記載の装置に
    おいて、第１領域を第２領域上に設けられた第１導電型
    のエピタキシャル層で形成したことを特徴とする半導体
    装置。 ６ 特許請求の範囲１〜５記載の何れか１記載の装置に
    おいて、第１領域の島状部分は側面から第２ｐｎ接合に
    よシ完全に囲んだことを特徴とする半導体装置。 ７ 特許請求の範囲１〜６記載の何れか１記載の装置に
    おいて、ゲート電極はチャンネル領域の隣接部分とｐｎ
    接合を形成するゲート電極領域で構成したことを特徴と
    する半導体装置。 ８ 特許請求の範囲１〜６記載の何れか１記載の装置に
    おいて、ゲート電極はチャンネル領域の隣接部分と整流
    金属−半導体接合（ショットキー接合）を形成する金属
    層で構成したことを特徴とする半導体装置。 ９ 特許請求の範囲１〜６記載の何れか１記載の装置に
    おいて、ゲート電極はチャンネル領域の隣接部分から絶
    縁層で分離された導電層で構成したことを特徴とする半
    導体装置。 １０ 特許請求の範囲１〜９記載の何れか１記載の装置
    において、電界効果トランジスタは横形とし、ゲート電
    極の両側に位置するソース及びドレイン電極は第１領域
    と非整流接点を形成し、前記接点領域はドレイン電極と
    したことを特徴とする半導体装置。 １１ 特許請求の範囲１〜１０記載の何れか１記載の装
    置において、ゲート電極は第２領域に接続したことを特
    徴とする半導体装置。 １２ 特許請求の範囲１〜１１記載の何れか１記載の装
    置において、ドレイン電極をゲート電極で略略完全に囲
    み、ゲート電極をソース電極で略々完全に囲んだことを
    特徴とする半導体装置。 １３ 特許請求の範囲１２記載の装置において、第２導
    電型の半導体層を第１領域上に設け、ソース及びドレイ
    ン電極は第１導電型の電極領域で構成し、ゲート電極は
    第２導電型の電極領域で構成し、且つこれら電極領域は
    全て前記半導体層の厚さを貫通して第１領域まで延在さ
    せたことを特徴とする半導体装置。 １４ 特許請求の範囲１２記載の装置において、ソース
    電極は外部電圧に接続されていない第１導電型のソース
    領域で構成し、該ソース領域のゲート電極側とは反対側
    に、表面から第２領域まで延在する第２導電型の高濃度
    領域を該ソース領域に、これら領域間のブレークダウン
    電圧が第１ｐｎ接合より著しく低くなるように近接して
    設け、ドレイン電極と第２領域は負荷インピーダンスと
    直列の電圧源に接続して第１ｐｎ接合間に逆方向電圧を
    与え、且つゲート電極はゲート電極と第１領域との間に
    可変逆方向電圧を与える電圧源に接続して、ゲート電極
    及び関連する空乏領域で囲まれる第１領域の島状部分を
    第１領域の残部から一時的に電気的に遮断し得るように
    したことを特徴とする半導体装置。 １５ 特許請求の範囲１〜９の何れか１記載の装置にお
    いて、電界効果トランジスタは縦形とし、ドレイン電極
    は第２領域と非整流接合を形成し、ソース電極は第１領
    域と整流接合を形成し、且つゲート電極はチャンネル領
    域と関連する第１領域の少くとも１部分を囲み前記接点
    領域を形成する第１導電型の電極領域で構成したことを
    特徴とする半導体装置。
JP54092147A 1978-07-24 1979-07-21 半導体装置 Expired JPS5924550B2 (ja)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4523368A (en) * 1980-03-03 1985-06-18 Raytheon Company Semiconductor devices and manufacturing methods
GB2070858B (en) * 1980-03-03 1985-02-06 Raytheon Co Shallow channel field effect transistor
US4300150A (en) * 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
NL187415C (nl) * 1980-09-08 1991-09-16 Philips Nv Halfgeleiderinrichting met gereduceerde oppervlakteveldsterkte.
US4485392A (en) * 1981-12-28 1984-11-27 North American Philips Corporation Lateral junction field effect transistor device
GB2133621B (en) * 1983-01-11 1987-02-04 Emi Ltd Junction field effect transistor
NL8304256A (nl) * 1983-12-09 1985-07-01 Philips Nv Halfgeleiderinrichting.

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL161621C (nl) * 1968-10-16 1980-02-15 Philips Nv Halfgeleiderinrichting met veldeffecttransistor.
JPS4932028B1 (ja) * 1969-06-24 1974-08-27
US3814992A (en) * 1972-06-22 1974-06-04 Ibm High performance fet
US4037245A (en) * 1975-11-28 1977-07-19 General Electric Company Electric field controlled diode with a current controlling surface grid

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