NL8304256A

NL8304256A - Halfgeleiderinrichting.

Info

Publication number: NL8304256A
Application number: NL8304256A
Authority: NL
Original assignee: Philips Nv
Priority date: 1983-12-09
Filing date: 1983-12-09
Publication date: 1985-07-01
Also published as: JPH0673382B2; FR2556488B1; IT8423942A0; DE3443663A1; IE843126L; IT1178732B; GB2151400A; JPS60186069A; US4603402A; AU3639184A; AU572236B2; CA1228424A; IE56189B1; GB2151400B; GB8430730D0; FR2556488A1; DE3443663C2

Description

* i % ψ EHN 10.870 1 N.V. Philips', Gloeilanpenfabrieken te Eindhoven "Halfgeleider inridating"

De uitvinding heeft betrekking op een halfgeleider inrichting dat aan een oppervlak is voorzien van een niet-vluchtig geheugen van een type waarbij elke geheugencel een MOS-trans is tor omvat waarvan de drenpelspanning, in afhankelijkheid van de opgeslagen informatie, bepaald 5 wordt door elektrische lading die opgeslagen kan werden in een ladings-cpslaggebied dat gedefinieerd is in een het kanaalgebied bedekkende isolerende laag, welke transistor verder een, capacitief met het ladings-opslaggebied gekoppelde stuurelektrode omvat en aan- en afvoerzones van een eerste geleidingstype die van een de zones cmgevend laagvormig deel 10 van het halfgeleiderlichaam van het tweede geleidingstype zijn gescheiden door een pn-overgang, waarbij middelen aanwezig zijn cm aan het laagvormig deel van het halfgeleiderlichaam tijdens bedrijf een bepaalde spanning, bijvoorbeeld voedingsspanning, aan te leggen, en middelen om, bij het wissen en/of schrijven, tussen de stuurelektrode en een aan de oxidelaag 15 grenzend geleidend gebied, bijvoorbeeld een onder het ladingsopslaggebied gelegen deel van het halfgeleiderlichaam, verder suhstraatgebied genoemd, een zodanig spanningsverschil aan te leggen dat over de isolerende .laag een elektrisch veld wordt gevormd waarbij tussen het ladingsopslaggebied en het suhstraatgebied ladingsstrocm kan optreden.

20 Geheugens van de hier aangegeven soort, in het algemeen aan geduid als EEPRQM's of E^RCM's en EPRQM’s zijn programmeerbare geheugens die op elektrische wijze of door middel van (ü.V.) straling gewist (erased) en vervolgens opnieuw elektrisch geprogrammeerd kunnen worden.

In een veel voorkomende vorm wordt het ladingsopslaggebied gevormd door 25 een zwevende poortelèktrode die boven het kanaalgebied in de isolerende laag is ingebed. De genoemde stuurelektrode kan cp de isolerende laag aangebracht zijn of, in de vorm van een gediffundeerde zone in het halfgeleiderlichaam zijn gelegen. Het geleidende gebied wordt meestal gevormd door een gebied in het substraat. In speciale uitvoeringen kan 30 het geleidend gebied ook gevormd warden door een geleiderlaag die boven de zwevende poort is gelegen.

De cel kan worden geschreven (geprogramneerd) en gewist door tunnelen van elektronen door de isolerende laag. Een dergelijke 8304256 » * PHN 10.870 2 halfgeleider inrichting is onder meer beschreven in het Amerikaanse octrooi 4.377.857. In een andere uitvoeringsvorm/ waarbij het ladingsopslaggebied uit een zwevende poortelektröde bestaat/ vindt het programmsren/wissen plaats door injectie van hete ladingsdragers die door lawinedoorslag in 5 het halfgeleiderlichaam worden gegenereerd. In een verder uitvoeringsvorm kan het ladingsopslaggebied gevormd worden door de grenslaag tussen twee verschillende dielektrica/ zoals siliciumcKide en silicium nitride. Der-. gelijke geheugens worden vaak MNOS-geheugens genoemd.

Het in de aanhef aangegeven laagvormig deel van het halfgeleider-10 lichaam kan in uitvoeringsvormen met een zwevende poort het hele half-geleidersubstraat bestrijken dat in dat geval/ afgezien van de erin aangebrachte zones, in hoofdzaak van het tweede geleidingstype kan zijn.

In het geval van een MNOS-geheugen kan het laagvormig deel van het halfgeleiderlichaam een in een halfgeleidersubstraat van het ene geleidings-15 type aangebrachte pocket (of well) van het tweede geleidingstype cmvatten, volgens een z.g. CMOS-technologie.

Gemakshalve zal de hierna volgende beschrijving gericht zijn op geheugens met zwevende poort waarbij het schrijven/wissen plaatsvindt door tunnelen. Hierbij dient echter wel bedacht te worden dat aangezien 20 soortgelijke problemen als beschreven aan dit type EEPRQM zich ook bij andere typen EEPRCM en EPKOM's voordoen, de uitvinding evenzeer voor deze anderetypen toepasbaar is.

In geheugens gebaseerd op het tunnelmechanisme is gewoonlijk boven de afvoerzone, het oxide plaatselijk zeer dun gemaakt, bijvoorbeeld 25 enkele tientallen Angstrom eenheden. Aan de stuurelektrode kan een hoge spanning worden aangelegd terwijl aan de afvoer een lage spanning, in • het bijzonder substraatspanning of aarde wordt aanglëgd. Tussen de zwevende poort, die capacitief sterk met de stuurelektrode is gekoppeld, en de afvoerzone, die het in de aanhef genoemde substraatgebied vormt ont-30 staat-en zo sterk elektrisch veld dat het (in het geval van een n-kanaal MOST) voor, elektronen mogelijk is uit het af voergebied via het dunne; oxyde naar de zwevende poort te tunnelen. Door omkering van het veld kan een tunnelstroom in tegengestelde richting worden verkregen. Op deze wijze is het mogelijk een cel te schrijven en te wissen.

35 De stuur elektroden, die onderling door woord- of datalijnen zijn doorverbonden, strékken zich, behalve boven de kanaalgebieden, ook üit boven het veldoxyde tussen de geheugencellen, en kunnen met het veldoxyde als poortdielectricum en de genoemde afvoerzone van de 8304255 • * PHN 10.870 3 geheugentransistor als aanvoerzone, een parasitaire veldeffekttransistor vormen. Wanneer de drempelspanning lager is dan de genoemde hoge spanning die bij het schrijven of wissen aan de stuurelektrode wordt aangelegd, gaat deze transistor aan. Dit probleem zou cpgelost kunnen worden door s toepassing van een proces waarbij hoge spanningen toegelaten kunnen worden zolder dat parasitaire drempels worden overschreden. Tegenwoordig echter is het vaak gewenst EEPFCM's samen met VLSI-schakelingen te integreren, zoals bijvoorbeeld in micro-processcren, omdat dit de gebruiker toelaat de systemen op eenvoudige wijze aan te passen. De gebruikelijke VLSI-processen 10 warden geoptimaliseerd voor toepassingen die werken met lage spanningen (kleiner dan 10V). Hierdoor kunnen problemen ontstaan bij het programmeren van de (E)EPROM's die een hogere spanning, bijvoorbeeld ongeveer 20V nodig hebben. Het programmeren van de zwevende gates met behulp van tuimeling vergt doorgaans een kleine stroom. Daarom kan 15 de hoge progranmeerspanning intern gegenereerd worden door een ladingspcmp die in het algemeen slechts een beperkte stroom kan leveren.

Wanneer de drempelspanningen van de parasitaire trans is toren worden overschreden waardoor deze trans is toren aangaan, zoals hiervoor beschreven, kunnen in het circuit lekwegen gevormd warden die de maximale spanning die 20 door de pomp geleverd wordt, beperken. Daarnaast kunnen nog andere bezwaren als gevolg van parasitaire transistoren optreden.

Deze lékweg zou uitgeschakeld kunnen worden door cp de kritische plaatsen het materiaal van de stuurelektrode (meestal polykristallijn silicium of poly) door een ander materiaal, bijvoorbeeld een metaal te 25 vervangen. Ook kan de drempelspanning van de parasitaire MDS-trans is toren verhoogd warden door de doopcancentratie onder het veldoxyde te verhogen.

Een verdere oplossing zou kunnen zijn aider de stuurelektrodeverbindingen * een geleidende afschenalaag waaraan een lage spanning gelegd kan worden aan te brengen. Deze oplossingen kunnen gebruikt warden voor de rand-30 elektronica, maar zijn niet praktisch voor de geheugenmatrix zelf aangezien ze te veel ruimte kosten.

De uitvinding beoogt onder meer de vorming van parasitaire kanalen te voorkomen praktisch zonder proceswijzigingen en/of praktisch * zonder extra ruimteverlies op cel-niveau. De uitvinding is aider meer 35 gebaseerd op het inzicht dat met handhaving van de technologie, het mogelijk is de drempelspanning van de parasitaire transistoren langs circuittechnische weg te verhogen dankzij het fëit dat voor parasitaire transistoren de z.g. K-factor (body^-factor) die de invloed van de «_____ 8304256

V

• i PHN 10.870 4 substraatspanning cp de drempelspanning beschrijft zeer hoog is.

Een half geleider inrichting van de in de aanhef beschreven soort is volgens de uitvinding daardoor gekenmerkt dat verder middelen aanwezig zijn cm tijdens het vóssen en/of schrijven aan althans één van de aan-5 en afvoerzones van de trans is tor en een zodanige spanning aan te leggen dat de pn-overgang tussen deze zones en het laagvormig deel van het halfgeleidBElichaam gesperd wordt, waardoor de vorming van aan deze zones grenzende parasitaire kanalen wordt voorkcmen, waarbij deze spanning over de genoemde pn-overgang relatiéf klein is in vergelijking met het 10 genoemde spanningsverschil dat tassen stuurelektrode en het geleidend gebied/substraatgebied wordt aangelegd voor het opwekken van een ladingsstrocm tussen het ladingsopslaggebied en het geleidend gebied/ substraatgebied. In een eenvoudige voorkeursuitvoering wordt tijdens het wissen en/of schrijven aan de genoemde zone? ·,·..· 15 c. .Γ ’ vi die in zwevende poortgéheugens meestal door de afvoerzone van de transistor wordt gevormd, de leesspanning . · aangelegd. Voor het uitlezen wordt gewoonlijk een lage afvoerspanning (eigenlijk source-drain spanning) gebruikt om de op de zwevende poort opgeslagen; lading te behouden en niet door tunnelen weer naar de afvoer te laten terugstromen. Het aanleggen 20 van deze, relatief lage spanning aan de afvoer heeft weliswaar tot gevolg dat de totale wis- en/of schrij fspanning een weinig lager is in vergelijking mét de gebruikelijke manier van wissen en/of schrijven waarbij de af voer ook aan aarde gelegd wordt. Doordat echter, de drempelspanning de parasitaire MOST, zoals aan de hand van de figuurbeschrijving nog zal 25 worden toegelicht, tengevolge van de hoge K-factor veel meer verhoogd wordt, wordt de vorming van parasitaire kanalen voorkomen, waardoor uiteindelijk de door de interne ladingspcmp gegenereerde spanning toch hoger kan zijn. Dit voordeel wordt bovendien enkel door een eenvoudige schakel technische maatregel verkregen, zonder enige technologische 30 wijziging, die of procesaanpassingen of extra ruimte vergt.

De uitvinding zal nader worden toegelicht aan de hand van een uitvoeringsvoorbeeld en de bijgaande schematische tekening waarin

Fig. 1 een bovenaanzicht toont van een deel van een geheugen van een type waarop de uitvinding betrekking heeft; 35 Fig. 2 een doorsnede langs de lijn II-II in Fig. 1 geeft;

Fig. 3 een doorsnede langs de lijn III-III in Fig. 1 geeft;

Fig. 4 een doorsnede langs de lijn IV-IV in Fig. 1 geeft;

Fig. 5 een elektrisch schema van een deel van dit geheugen samen 8304256 * * » ΕΚΝ 10.870 5 net een aantal aansturingsblokken geeft;

Fig. 6 het elektrisch schema toont van een bufferschakeling t.b.v. de invertor 23 in Fig. 5.

Fig. 7 spanningsprofielén tooit als functie van de tijd t van 5 spanningen die aan de buffer volgens Fig. 6 worden aangelegd;

Fig. 8 het elektrische schema van de blekken 26/ 27 en 28/30 in Fig. 5 toont;

Fig. 9 het elektrisch schema van de NAN-poort 25 in Fig. 5 geeft;

Fig. 10 een doorsnede van een parasitaire transistor langs de 10 lijn X-X in Fig. 1 toont; geeft

Fig. 11 het verbanc/tussen de dmtpelspanning van de parasitaire transistor volgens Fig. 10 en de spanning aan de aanvoer van deze transistor.

Opgemerkt wordt dat de Fig. 1-4 schematisch zijn en niet op schaal zijn getekend. De Fig. 1-4 tonen in bovenaanzicht resp. in dwars-15 doorsneden een deel van een elektrisch wisbaar/ niet vluchtig geheugen van een type waarop de uitvinding betrekking heeft. De inrichting omvat een halfgeleiderlichaam 1 dat in het geval dat een N-MOS-technologie is gebruikt/ geheel van p-type Silicium is. In het geval dat een C-M3S-techniek wordt toegepast/ kan het halfgeleiderlichaam in hoofdzaak van 20 het n-type zijn, waarbij plaatselijk een, aan het oppervlak 2 grenzend laagvormig deel 1 door cmdotering p-geleidend is gemaakt (pocket of well).

Behalve het geheugen, kunnen in het halfgeleiderlichaam nog verder circuits of circuitonderdelen zijn meegeïntegreerd, zoals bijvoorbeeld een microprocessor of spraakverwerkingscircuits. De inrichting kan 25 echter ode enkel uit een geheugen bestaan met een geheugenmat en de daarbij behorende periphere circuits.

De geheugencellen, waarvan er in Fig. 1 slechts 4 geheel zijn aangegeven, bevatten elk een MOS-veldeffekttransistor met een zwevende poortelektrode waarop, afhankelijk van de informatie die moet worden 30 cpgeslagen, elektrische lading kan warden aangebracht die de drerrpelspanning van de transistor bepaalt. Deze transistor , waarvan Fig. 2 er één in doorsnede weergeeft, omvatten een n-type aanvoerzone 3, een n-type afvoerzone 4, en een tussen de aan- en afvoerzone gelegen kanaalgebied 5.

Het kanaalgebied 5 is bedekt met een isolerende oxydelaag 6, waarin de 35 zwevende poort 7 is gedefinieerd, die alzijdig door oxyde is cmgeven.

De dikte van de axydelaag 6 tussen de zwevende poort 7 en het kanaalgebied' 5 bedraagt ongeveer 50 n.m. (500 $. '). De poortelektrode 7 is cp de gebruikelijke wijze uit gedoteerd polykristallijn silicium (poly silicium 8304255 # t PHN 10.870 6 of poly) vervaardigd, maar kan uiteraard ook .van een geschikt metaal of een silicide zijn.

De aanvoerzone 3 van de transistoren is gemeenschappelijk voor twee naburige kolommen in de matrix, en vormt dus ook de aanvoerzone 5 van een geheugentrans is tor in de kolom links van waaravn de zwevende poort 7' nog juist in Fig. 2 is weergegeven. De afvoerzone 4 grenst langs een deel van zijn omtrek aan een patroon 8 van relatief dikke veldoxyde waarvan de dikte ongeveer 500 n.m„ bedraagt.

De aanvoerzone 3 (zie Fig. 1 en 4) wordt gevormd door een 10 langgerekte zone die begrensd wordt door een het kanaal 5 begrenzend deel van het veldoxyde 8. De aanvoerzones 3 van de in één kolom gelegen cellen zijn verbonden met het op de oxydelaag 15 aangebracht geleiderspoor 9 via het contactvenster 10 in de dikke door CVD verkregen oxydelaag 15.

De afvoerzone 4 is in serie geschakeld met een tweede MOS-trans is tor T2 15 waarvan het aanvoergebied samenvalt met het af voergebied van . Het af voergebied T2 wordt gevormd door de n-type zone 11, die via een contact-venster is gecontacteerd met de Al-bit/lees lijn 12. (Fig. 1 en 3). Zoals uit Fig. 1 blijkt zijn de zone 11 en het contact :13 gemeenschappelijk voor twee naburige cellen in dezelfde kolom. Tussen de zones 4 en 11 is het 20 kanaalgebied 22 gedefinieerd. De poortelektrode van de transistor T2 wordt gevormd door de woordlijn 14, die uit dezelfde polykristallijne siliciumlaag als de zwevende poort 7 kan zijn vervaardigd (poly 1).

De afvoerzone 4 is tevens verbonden met de n-type oppervlaktezone 16 (Fig. 3), die is aangebracht onder een verlenging 17 van de zwevende 25 poort 7. Tussen het gedeelte 17 en de zone 16 is plaatselijk een oxydelaag je 18 aangebracht dat zo dun is dat elektronen, bij het aanleggen van een elektrisch veld tussen de poort 7 en de zone 4, 16 door de laag 18 heen kunnen tunnelen. In het onderhavige uitvoeringsvoorbeeld bedraagt de dikte van het tunneloxyde 18 ongeveer 8 n.m. (= 80 8). In Fig. 1 zijn 30 de gebieden 18 van het tunneloxyde gearceerd weergegeven. Deze gebieden zijn zo klein mogelijk om de kans op ongewenste sluitingen tussen de zwevende poort 7, 17 en het onderliggende halfgeleiderlichaam zo klein mogelijk te houden. Het tunneloxyde 18 wordt begrensd door dikker oxyde (Fig. 3) dat ongeveer dezelfde dikte als het poartoxyde 6 n.1. 35ongeveer 500 2 kan hébben.

De zwevende poort 7 en het gedeelte 17 zijn bedekt met een isolerende oxydelaag 19, en capacitief gekoppeld met een stuurelektrode 20. Deze stuurelektrode kan gevormd worden door een in het halfgeleiderlichaam 8304255 # * EHN 10.870 7 1 aangebrachte oppervlaktezone die door de poort 7, 17 wordt overlapt en van een elektrische aansluiting is voorzien. In dat geval kan met enkel-laags polykristallijn silicium worden volstaan. In het onderhavige uitvoeringsvoorbeeld echter bestaat de stuureléktrode 20 uit een 5 geleidende laag die in de vorm van een tweede polykristallijne silicium- laag (poly 2) boven de zwevende poortgedeelten 17 is aangebracht en hiervan is gescheiden door de axydelaag 19. Elke stuureléktrode 20 strékt zich evenwijdig aan de woordlijn 14 over de géheugenmatrix uit en is gemeenschappelijk voor een aantal cellen, bijvoorbeeld 8 cellen.

10 De hier beschreven inrichting kan met. behulp van op zichzelf bekende technieken worden vervaardigd. Uitgegaan wordt van een pHype silicium substraat 1 met een doteringsconcentratie van onge-15 3 veer 10 atanen/cm . Door plaatselijke oxydatie wordt het veldoxyde-patroon 8, dat de actieve en de niet-actieve gebieden definieert, 15 aangebracht, desgewenst na een p-type kanaalstopper implantatie waardoor onder het veldoxyde de boorconcentratie verhoogd wordt. In een volgende stap wordt in de, niet door het veldoxyde 8 bedekte gebieden op het oppervlak 2 door thermische ojydatie het poortoxyde 6 met een dikte van ongeveer §00' R (50 n.m.) aangebracht. Cp de plaatsen waar het 20 tunneloxyde 18 gevormd moet worden, wordt het poortoxyde weer verwijderd en vervangen door het 80' R (80 n.m.) dikte tunneloxyde 8. Vervolgens worden, met een afzonderlijk masker, de n-type zones 16 aangehracht door middel van een phosphor implantatie. Het masker dat hierbij gébruikt vrordt omvat een patroon in een photolaklaag met openingen rondom de 25 tunneloxydegebieden 18. In Fig. 1 zijn slechts twee van deze openingen 21 met onderbroken lijnen aangegeven voor de twee bovenste cellen; het zal duidelijk zijn dat voor de andere cellen de n-type zones 16 cp analoge wijze gedefinieerd worden. De zones 16 worden voor het grootse gedeelte gedefinieerd door het veldoxydepatroan 8, zodat het masker 21 30 met een vrij grote uitrichttolerantie kan worden aangebracht aangezien de meeste randen van het lakmasker toch boven het dikke veldoxyde liggen. Van alle randen van het masker 21 bepaalt alleen de rand 21a de uitgestrektheid van de zone 16. Aangezien echter in een later stadium het gehele gebied tussen de veldoxyde rand en de woordlijn 14 35 cmgedoteerd wordt, is ook de ligging van de rand 21a niet kritisch.

Na het aanbrengen van het poortoxyde 6, het tunneloxyde 18 en de n-type zone 16, wordt de eerste polykristallijne siliciumlaag aangebracht, waarin op békende wijze de zwevende poortelektroden 7, 7' 8304256 PHN 10.870 8 « fc met de gedeelten 17 en de woordlijn 14 worden gevormd. Vervolgens, worden met behulp van de op zichzelfbëkende z.g. "silicon gate" techniek op z elf registrerende wijze de aan- en afvoerzones van de veldeffekttransis-toren aangebracht.

5 Hetzij, door middel van thermische oxydatie, hetzij door neerslaan uit de gasphase worden de elektroden 7, 17 en de woorlijnen 14 bedekt met een isolerende oxydelaag. De oxydelaag 6 in de niet door poly bedekte gedeelten de actieve gebieden neemt hierbij uiteraard ook in dikte toe.

10 Vervolgens wordt een tweede polykristallij ne siliciumlaag aangebracht waaruit door etsen de stuur elektroden 20 worden gevormd.

Door neerslaan uit de dampphase wordt dan de dikke oxydelaag 15 aan-gebracht. Na het etsen van de noodzakelijke contactvensters wordt door opdampen of sputteren een Al-laag aangebracht waaruit op op zichzelf 15 bekende wijzen de Al-banen 9 en 12 taorden gevormd.

Fig. 5 geeft het circuitschema van een deel van het geheugen samen met een deel vande ingangs/uitgangselectronica. De geheugencellen zijn gegroepeerd, bij wijze van voorbeeld, in woorden (hytes) van 8 bits, aangegegeven met ... en ... M^g. Elke geheugencel 20 omvat een geheugentransistor waarvan de zwevende poortelektrode van een pijl is voorzien als symbool voor de koppeling van de zwevende poort met de afvoerzone van deze transistor via het dunne tunneloxyde.

De afvoerzones van de geheugentransistoren zijn verbonden met de „ selectietrans is toren T2, waarvan de poorten zijn verbonden met de woord-25 lijnen (14,1) ... 14,N) die aangestuurd worden door invertors 23, die hun uitgang op hoge spanning (HV) kunnen brengen. Op de opbouw van deze invertors wordt hierna nog ingegaan. De aanvoerzones van de transistoren T1 zijn gemeenschappelijk via de transistor met aarde verbonden. Door deze transistor kunnen de aanvoerzones van de geheugen-30 transistoren zwevend gemaakt worden.

De (verticale) bitlijnen 12, ... 12,8 en 12,9 zijn via de veldeffekttransistoren T4 ... T5, Tg verbonden met de leeslijnen SQ ... S^. De poortelektroden van deze transistoren zijn verbonden met ij-selectielijnen ij1, ij2 enz., die elk weer aangestuurd worden door een invertor. 23. 35 De stuurelektroden 20, 1 ... 2ON, die voor de cellen van één woord gemeenschappelijk zijn, zijn via de transistor T7, die door de woordlijnen 14 worden aangestuurd, en Tg die door de lijnen ij ij2 aangestuurd worden, verbonden met de lijn P/E.

8304256 # * ΡΗΝ 10.870 9

De leeslijnen Sq ... S7 zijn verbonden met ingangs/uitgangs-blokken 24, waarvan duidelijkheidshalve in Fig. 5 alleen het blok 24 dat met de lijn Sq is verbonden is aangegeven. Het blok 24 omvat als ingang een Niet-EN (HAND) -poort 25 aan de ingang waarvan het schrijf-5 signaal W en de in te voeren data D kunnen worden toegevoerd. De uitgang van de poort 25 is verbonden met een invertor 26 door middel waarvan \ een hoge spanning HV aan de lijn Sq kan worden toegevoerd, en een stuursignaal aan het blok 27 dat een - lage -deesspanning V, aan Sq levert.

De lijn Sq is verder verbonden met de ingang van een stroomdetectie-10 circuit 28 voor het uitlezen van de opgeslagen informatie. De leesspan-ningsgenerator 27 en de stroondetectieversterker 28 kunnen desgewenst toteen gemeenschappelijk circuit worden gecombineerd.

De lijn P/E is verbonden met het blók 29. Dit omvat een eerste invertor 30 aan de ingang waarvan het wissignaal E kan worden toegevoerd.

15 De uitgang van invertor 30 is verbonden met de ingang van een tweede invertor 31 waarmee een hoge spanning HV aan de lijn P/E kan worden toegevoerd. De invertor 31 is bovendien verbonden met een sparmings-generatar 32 waarmee, afhankelijk van het door de Invertor 30 geleverde uitgangssignaal, al dan niet de leesspanning V aan de lijn P/E kan 20 worden toegevoerd.

Zoals is opgemerkt zijn de geheugens -van de hier beschreven soort gewoonlijk voorzien van een ladingspcnp of spanningsvermenigvuldigers cm de hoge spanning (in de orde van 2QV) te genereren die nodig is bij het programmer en en/of wissen. Voor de gebruiker heeft dit het voordeel 25 dat hij met de gebruikelijke 5V voedingsspanning kan volstaan, die nodig is cm de normale CMDS-logica te bedrijven. Voor de invertors 23, 26 en 31 zijn daarom speciale buffertrappen nodig die het mogelijk maken van de normale logica-spanningen (0 en 5V voor CMDS) over te gaan op veel hogere programmer spanningen. Deze buffers mogen geen of 30 praktisch geen D.C. stroom uit de ladingsponp trekken. s

Fig. 6 toont het schakelschema van een hoogspanningsbuffer die gébruikt kan worden cm van lage naar hoge spanning te gaan zonder dat er D.C. stroom loopt. De buffer, uitgevoerd in C-MQS techniek, omvat een invertor 35 die met een lage voedingsspanning V^ wordt bedreven.

35 Hiervoor kan een conventionele C-MOS invertor met een pr-kanaal transistor waarvan de aanvoer aan de voeding is gelegd en met een n-kanaal transistor waarvan de aanvoer aan aarde is gelegd.omvatten. De uitgang van invertor 35 is verbonden met de ingang (punt A) van een tweede » 8304256 « ft EHN 10.870 10 invertor met een n-knaal transistor 36, waarvan de aanvoer met aarde is verbonden, en met een p-kanaal transistor 37 waarvan de aanvoer verbonden is net punt B. De spanning die aan punt B wordt aangelegd kan (Fig. 7) variëren tussen en V^.. Het uitgangssignaal kan worden 5 afgenomen aan de uitgang 38. Via de p-kanaal transistor 39 is de uitgang 38 teruggekoppeld naar knooppunt A cm te voorkomen dat tijdens be-r drijf D.C. stroom door de invertor 36, 37 loopt. Cm tevens te voorkorten dat stroom van punt A dat via transistor 39 op hoge spanning V„ kan Π worden gebracht,, wegloopt via de invertor 35, is tussen punt A en de 10 uitgang van invertor 35 een n-kanaaltransistor 40 geschakeld waarvan de poortelektrode 41 is verbonden met V^.

Ter verduidelijking van de werking van de buffer volgens Fig. 6 is in Fig. 7 een tijdsdiagram getekend van spanningen die aan diverse punten van de schakelingen kunnen worden aangelegd. Curve a stelt 15 de spanning van punt B voor, curve c geeft de uitgangsspanning van de invertor 35 weer. Curve b geeft de uitgangsspanning aan uitgang 38 weer. Bij wijze van voorbeeld is in Fig. 7 uitgegaan van de situatie waarin invertor 35 een spanning (logische "1") af geeft en aan punt B de lage voedingsspanning Vcc is aangelegd. Transistor 40 is uit en punt A 20 staat op de spanning omdat T39 aan is (punt 38 op nul volt). Op tQ daalt het uitgangssignaal van invertor 35 naar aarde. Omdat transistor 40 open gaat, gaat punt A ook naar aarde (aangenomen, dat T_Q die nog open is zeer klein is zodat hij een grote weerstand heeft) waardoor transistor 36 dicht gaat en de p-kanaal transistor 37 epen gaat.

25 De spanning op de uitgang 38 stijgt naat waardoor T^9 wordt afgeschakeld. Op t^ stijgt de spanning op punt B van naar VH (bijv.

20V). Via de geleidende transistor wordt de uitgang 38 opgeladen tot Vjj. Wanneer vervolgens (op t2) νβ weer daalt naar V^, daalt de uitgangsspanning ook naar V^. Op-t^ daalt het ingangssignaal van 30 invertor 35 naar ÖV waardoor de uitgang van invertor 35 stijgt naar V^. De potentiaal op knooppunt A stijgt naar V^-V^, waarbij V^g de drempelspanning van T^q is. De transistor 37 gaat althans bijna dicht en transistor 36 wordt geleidend, zodat de potentiaal' aan de uitgang 38 naar 0V daalt waardoor p-kanaal-transistor 39 geleidend 35 wordt en punt A verder tot oplaadt en en geheel worden af geschakeld. Wanneer nu de spanning op punt B door de ladingspomp weer op VH gebracht zou worden, wordt punt A via transistor 39 ook tot de waarde V0 opgeladen. Het spanningsverschil tussen de aanvoer van 8304256 ΕΉΝ 10.870 11 Λ transistor 37 ai de poort blijft daardoor beneden de drenpelspanning van deze transistor, zodat deze transistor niet geleidend wordt. Tegelijk blijft de van transistor 40 ook beneden de drenpelspanning zodat ook geen s troon kan lopen via de trans is toren 39 en 40 van het punt B 5 naar de invertor 35. Op deze wijze vóórkant de terugkoppeling via transistor 39 dat er D.C. stroon door de buffer kan lopen.

De invertors 23 kunnen opgebouwd worden uit een buffer volgens Fig. 6 waarbij de invertor 35 kan vervangen worden door NftND, NOR of andere logische C-MD5 blokken van de periphere circuits.

10 Fig. 8 toont het schakelschema van de buffer 26 en van de lees- spanningsbron 27 die met de detectorschakeling 28, in het onderhavige uitvoeringsvoorbeeld tot een constructieve eenheid is samengebouwd tot het blok 50. Het deel van blok 50 dat in Fig. 8 met onderbroken lijnen is cmgeven, is van hetzelfde type als de lees versterker beschreven in het 15 artikel "An 8 k EEPFCM Using the Siitos Storage Cell" van B. Giebel, gepubliceerd in IEEE Journal of Solid-State Circuits, Vol SC-15 Nb. 3, juni 1980, pg. 311/315, in het bijzonder Fig. 6 en de bijbehorende beschrijving. De versterker bevat een n-type kanaal ingangstransistor T.J2 waarvan de aanvoerzone met aarde is verbonden en de poortelektrode 20 35 verbonden is met een van de lijnen SQ.... S^. De afvoer van T^ is via de belastingstransistor met voedingslijn verbonden.

Voor T.J3 is hier een p-kanaal transistor genomen, maar het zal duidelijk zijn dat voor ook een n-kanaal transistor zoals in de genoemde publicatie of een weerstand gebruikt kan worden. De poortelektrode 25 van T.J2 ligt aan een vaste spanning. De uitgang 36 van de versterker (invertor) T12, is verbonden met de poortelektroden van twee in serie geschakelde n-kanaal-trans is toren T^, T^. De aanvoer van is verbonden met de poort 35 van T^, terwijl de afvoervan T14 is verbonden met de aanvoer van T^. De afvoer van is verbonden met de voedingslijn 30 Vcc. Het knooppunt 37 tussen ertT 5 is verbonden met de afvoer van de als weerstand geschakelde transistor T^g, waarvan de poort op vaste potentiaal is gelegd en de aanvoer met de voedingslijn is verbonden.

In plaats van de hier gebruikte p-kanaal-trans is tor T^g kan ook, zoals in bovengenoemde publicatie, een n-kanaal-trans is tor worden gebruikt 35 waarvan de poort aan is gelegd.

Voor de werking van de schakeling onvattende de transistoren T12 “ T16 ^311 naar ^ FuM-icatie van B. Giebel worden verwezen.

In principe berust de werking hierop dat, wanneer de uit te lezen cel in 8304255 * * PEN 10.870 12 een niet-geleidende toestand, · verkeert, een zo lage stroom nodig is dat deze geheel door kan worden geleverd en via naar de aangesloten lijn Si wordt gevoerd. In het geval de uit te lezen cel wel geleidend is en veel stroom vereist, zal een hiermeegepaard gaande verlaging 5 van de spanning qp poort 35 geïnverteerd worden en via verbinding 36 naar de poort van worden gevoerd, waardoor deze transistor geleidend wordt. De stroom die nodig is cm de spanning op poort 35 en de aangesloten lijn S. constant te houden op een gewenste spanning Vp (bepaald door de grootte van de verschillende trans is toren) kan geleverd 10 worden door T^.

De spanningsvariatie die bij deze toestanden optreedt qp knooppunt 37 kan worden gedetecteerd met de invertortrap Tig, T2Q, omvattende een n-kanaal-transistor waarvan de aanvoer aan aarde (negatieve voedingslijn) ligt, en een prkanaal—trans is tor T^q waarvan 15 de aanvoer aan de positieve voedingslijn V+ ligt. De afvoerzones van de transistoren en T2Q zijn verbonden met de uitgang 38 waaraan het uitgangssignaal kan worden af genomen.

De buffers (invertors) 26 en 31 van Fig. 5 zijn in Fig. 8 weergegeven door het circuit 51. Deze buff ér verschilt van de eind-20 trap van de in Fig. 6 getoonde buffer daarin dat hier de p-kanaal transistor T27 tussen de uitgang en de n-kanaal transistor T26 is tussengevoegd. Deze transistor moet er voor zorgen dat wanneer het stuursignaal k dat via T3Q wordt toegevoerd 5V bedraagt, de uitgang 45 van de buffer die met de lijn is verbonden niet tot oV ontladen wordt. Wanneer uit-25 gang 45 immers zover ontladen wordt dat V .· van T2^ kleiner is dan zijn drempelspanning wordt afgeschakeld en wordt de spanning qp uitgang 45 bepaald door blok 50.

Fig. 9 geeft het schakelschema van een mogelijke uitvoeringsvorm van de NEN-poort of NAND-poort 25 volgens Fig. 5. De poort bevat 2 30 parallel geschakelde p-kanaal-transistoren en T22 waarvan de aanvoerzones met de positieve voedingslijn V+ zijn verbonden. De afvoerzones zijn verbonden met de afvoer van de n-kanaal-transistor T2, waarvan de aanvoer met de afvoer van de n-kanaal-transistor is verbonden. De aanvoer van is aan aarde gelegd. De poortelektroden 35 van T21 en T23 zijn onderling verbonden en vormen een ingang 40 voor informatie representerende ingangssignalen D. De poortelektroden van T22 en zijn onderling eveneens verbonden en vormen een ingang 41 voor het toevoeren van schrijf signalen W. De uitgangssignalen worden @304256 * ♦ \ EHN 10.870 13 afgenanen aan de uitgang 42, aan het knooppunt tussen de afvoerzcnes van T2r T22 enerzijds en anderzijds.

De hier beschreven inrichting kan als volgt worden bedreven.

Bij het lezen worden de stuursignalen W = 0 en D = 0 aan de NAND-poort 25 5 toegevoerd. Het uitgangssignaal K ' , . is dan "1". Aan de geselecteerde lijn S. wordt derhalve de leesspanning Vr (Bij. 2V) aangelegd. Aan de invertor 30 wordt een signaal E = 0 toegevoerd, zodat aan de lijn P/E ook de, door de eenheid 32 geleverde spanning vc wordt aangelegd. Via de trans is toren T^, Tg wordt de spanning aan de afvoer van de transistor T2 10 van het geselecteerde woord gevoerd. Tegelijk wordt der. spanning Vc via de trans is toren T7 en TQ ook aan de stuureléktroden van de geselecteerde geheugentrans is toren T^ toegevoerd. Afhankelijk van de informatie die in de uit te lezen cel is opgeslagen, kan er wel of niet stroon door de cel vloeien. Deze stroon kan door de eenheid 27, 28 in een spanning tg warden omgezet en warden gedetekteerd.

Tijdens het schrijven kunnen de aanvoerzanes van de geheugentrans is toren op een zwevende potentiaal worden gezet door de trans istoren Τ^ (Fig. 5) te sluiten. Aan de NMD-poort 25 wordt het schrijfsignaal W = 1 toegevoerd, en aan de invertor 30 het signaal E = 0. Aan de lijn 20 P/E wordt derhalve weer de spanning Vc aangelegd. De spanning die aan wordt toegevoerd hangt af van het datasignaal D. In het geval dat D = 1, wordt door de NSND-poort 25 een uitgangssignaal K = 0 afgegeven. De aangesloten lijn wordt door de buffer 26 opgeladen tot het hoge spanningsniveau HV (Bijv. 20V). Cp de afvoer van de geselecteerde 2g geheugentransistor wordt dan een spanning van HV- V^ aangelegd, en op de stuurelektrode van deze transistor de spanning Vc. De cel wordt dan geschreven doordat positieve lading cp de zwevende poort wordt gebracht, waardoor de drarpelspanning naar een laag niveau gaat. In het geval dat D = 0, is K = 1^£h wordt Vc aangelegd cp de afvoer van de betrokken 30 geheugentrans is tors. In dit geval wordt de inhoud van de cel niet gewijzigd.

Bij het wissen zijn W en D = 0, en E * 1. Cp de lijn S.^ wordt de leesspanning Vj-, aangelegd die eveneens cp de afvoer van de geheugentransistor wordt aangelegd. Tegelijk wordt de lijn P/E opgeladen tot het hoge spanningsniveau HV. Deze hoge spanning, verminderd met één drenpel-35 spanning wordt aan de stuurelektrode van de geheugentransistor toegevoerd. Door de sterke capacitieve koppeling tussen de zwevende poort en de stuurelektrode krijgt de zwevende poort ook een hoge positieve spanning t.o.v. de afvoer. Door het dunnen tunneloxide 18 ontstaat een sterk 8304255 * » EHN 10.870 14 * * elektrisch veld waardoor elektronen vanuit de zone 16 (Fig 3) naar de zwevende poort 17 kunnen tunnelen en de zwevende poort 17 een negatieve lading krijgt. De drempelspanning van de betrokken transistor stijgt in deze situatie naar een hoge waarde, waardoor de transistor, bij 5 gebruikelijke spanningen, tijdens het lezen geen stroom meer zal trekken.

Ter verduidelijking van het effect van de uitvinding is in Fig. 10 een schematische doorsnede van een deel van het geheugen getekend langs de lijn X - Σ in Fig. 1. Dit deel omvat in hoofdzaak het gebied onder een woordlijn 14 tussen twee naburige cellen van eenzelfde woord.

10 In de tekening is een woordlijn 14 aangegeven die zich hoofdzakelijk over het dikke oxyde 8 uitstrekt, en, in onderbroken lijnen, de af voergebieden 11a en 11b van de trans is toren T2 van de twee naburige cellen, samen met de schematisch aangegeven aansluitingen 12a en 12b. Overige onderdelen zijn in Fig. 10 duidelijkheidshalve niet weergegeven. Een 15 soortgelijke tweede parasiet is aanwezig tussen de transistoren 7 (Fig. 5) en de trans is toren T2 van de eerste kolom. Er wordt aangenomen dat beide cellen gewist zijn en dat de cel waarvan de zone 11a deel uitmaakt geschreven moet worden en dat de inhoud van de cel waarvan de zone 11b deel üitmaakt onveranderd moet blijven. Aan de gemeenschappelijke 20 stuurelektrade 20 die bij dit woord behoort wordt Vc aangelegd en aan de afvoerzones 4, 11a van de linker cel in Fig. 10 de hoge spanning VH Qn verandering van de informatie in de rechtercel in Fig. 10 te voorkomen wordt aan de af voer 11b via bitlijn 12b de lage spanning Vc aangelegd.

Aan de woordlijn 14 wordt ook de spanning HV aangelegd cm zone 1&a tot 25 ongeveer de spanning HV te kunnen optrekken. In deze situatie kan de in Fig. 10 getekende parasitaire MDS-transistor omvattende zone 11a als af voer, zone 11b als aanvoer, woordlijn 14 als stuur elektrode en het veldoxyde 8 als poortdielektricum een rol spelen. De drempelspanning van een MDS-transistor kan in het algemeen beschreven worden met de vergelijking: 30 = Vpg + 2j3f + k V 2j3f in het geval dat er geen spanningsveld tussen de aanvoerzone en het substraat is aangelegd. In deze vergelijking stelt 0^ de vlakke bandenspanning voor die gelijk is aan (het werk-functieverschil tussen de poortelëktrode en het silicium) verminderd net Qqj/Cox waarbij Qqx de oxidelading en CQx de oxidecapactiteit voorstellen.

35 De grootheid j3^ stelt de fermipotentiaal van het halfgeleidermateriaal voor die afhangt van de doteringsconcnetratie. De grootheid k wordt de "lichaamsfactor" genoemd en is gelijk aan^j| N5 g elementaire ox hoeveelheid lading, N de substraat-dotering en € de dieëlektrische 8304255 9 * ma 10.870 15 constante van het substraat voorstellen. Met behulp van de hierboven gegeven vergelijking kan berekend worden dat voor p—type substraten met een gebruikelijke datering en met een axidedikte van 0.5 ^um, de drempelspanning van de parasitaire veldef fekb-trans is tor volgens Eig. 10 5 ongeveer 10 tot 12 Volt bedraagt.

Qn een zo groot mogelijk elektrisch veld over het tunneloxyde 18 te verkrijgen, is het gebruikelijk cm zowel de stuureléktrode 20 als de zone 11b op aarpotentiaal te brengen. In deze situatie kunnen beide parasitaire trans istoren opengaan.' en derhalve s trocm trekken. Deze 10 strocm moet door de ladingspotp warden geleverd, die dient voor het genereren van de hoge spanning. Tengevolge van de relatief grote parasitaire lekstromen zal de spanning die door de ladingspcm gegenereerd wordt vaak aanzienlijk kleiner zijn dan oorspronkelijk voorzien was. Door, volgens de uitvinding, aan de zone 11b en stuurelektrode 20 niet aardpotentiaal, 15 maar de relatief kleine leesspanning Vc aan te bieden, kan dit nadeel grotendeels warden cpgeheven. De drempelspanning van de MOS-transistor volgens Fig. 10 wordt nu + 20f+ kV2#f+Vc. Fig. 11 geeft het verloop van als functie van Vc voof de parasitaire MDS-trans is tor volgens Fig. 10. De k-factor bedraagt voor deze transistor ongeveer 12V^, 20 welke hoge waarde in het bijzonder het gevolg is van de lage waarde van C^. Als gevolg van de hoge k-factor neemt snel toe als functie van Vc. In het hier beschreven uitvoeringsvoorbeeld is een waarde van Vc van 27 (leesspanning) al voldoende cm een parasitaire drempelspanning van ongeveer 20V te bewerkstelligen. Door derhalve tijdens het schrijven de 25 spanning Vc aan de stuurelektrode 20 aan te leggen, waardoor in eerste instantie het veld over het tunneloxyde verlaagd wordt, is het mogelijk de vorming van parasitaire kanalen te onderdrukken. Hierdoor kan in de praktijk de ladingspcmp hogere spanningen genereren dan in de gebruikelijke bedrijfswijze waardoor het genoemde kleine spanningsverli.es over het 30 tunneloxyde ruimschoots kan warden geccqpenseerd.

Problemen als hiervoor aangegeven voor de schrijfmoden, kunnen onder omstandigheden ode bij het wissen optreden, waarbij, in vergelijking met het schrijven, het elektrisch veld over het tunneloxide gelegd wordt door aan de stuurelektroden 20 de hoge spanningen aan de zones 11, 4, 16 35 een lage spanning aan te bieden. In deze situatie kan het opengaan van de genoemde tweede parasiet tussen de trans is toren Τη en de transistoren T^ van de eerste kolom in Fig. 5 voorkomen - worden door, volgens de ^an^ie zones 11, 4, 16 niet aardpotentiaal maar eveneens de PHN 10.870 16 t lage leespanning Vc aan te bieden.

Het zal duidelijk zijn dat de uitvinding niet is beperkt tot het hier gegeven uitvoeringsvoorbeeld maar dat binnen het kader van de uitvinding voor de vakman nog veel variaties mogelijk zijn. Zo kan 5 de uitvinding ook worden toegepast in geheugens waarin de zwevende poort niet d.m.v. het turmelirechanisme wordt opgeladen of ontladen, maar waarin het ladingstransport plaatsvindt door middel van hete ladingsdragers die zijn verkregen door middel van lawinedoorslag. Ook kan de uitvinding worden toegepast in geheugens waarin het informatiecpslaggebied neet 10 door een zwevende poort maar door een grenslaag tussen twee verschillende dielektrica, zoals siliciumoxide en siliciumnitcideie, wordt gevormd.

In het hiervoor gegeven uitvoer ingsvoorbeeld kunnen ook andere aansturingsblokken dan die hier beschreven zijn worden gebruikt. Verder kunnen alle geleidingstypen worden omgekeerd.

15 De uitvinding kan eveneens met voordeel warden toegepast in EPROM’s waarbij het schrijven op soortgelijke manier als hiervoor is beschreven, plaatsvindt maar waarbij het wissen door middel van bestraling met bijv. ü.V. wordt uitgevoerd.

20 25 30 35 8304256

Claims

1. Halfgeleider inrichting met een halfgeleiderlichaam dat aan een oppervlak is voorzien van een niet-vluchtig geheugen van een type waarbij elke geheugencel een MDS-transistor cmvat waarvan de dranpel-spanning, in afhankelijkheid van de cpgeslagen informatie, bepaald 5 wordt door elektrische lading die opgeslagen kan warden in een ladings-opslaggebied dat gedefinieerd is in een kanaalgebied bedekkende isolerende laag, welke transistor verder een, capacitief met het ladings-apslaggebied gekoppelde stuurelektrode omvat en aan- en afvoerzones van een eerste geleidingstype die van een de zone omgevend laagvormig 10 deel van het halfgeleiderlichaam van het tweede geleidingstype zijn • gescheiden door een pn-overgang, waarbij middelen aanwezig zijn om aan het laagvormig deel van het halfgeleiderlichaam tijdens bedrijf een bepaalde spanning, bijvoorbeeld voedingsspanning, aan te leggen, en middelen om, bij het wissen en/of schrijven, tussen de stuurelektrode en 15 een aan de oxidelaag grenzend geleidend gebied, bijvoorbeeld een onder het ladingsopslaggebied gelegen deel van het halfgeleiderlichaam, verder substraatgebied genoemd, een zodanig spanningsverschil aan te leggen dat over de isolerende laag een elektrisch veld wordt gevormd waarbij tussen het ladingsopslaggebied en het geleidend gebied/substaat-20 gebied ladingsstrocm kan optreden, met het kenmerk dat verder middelen aanwezig zijn cm tijdens het wissen en/of het schrijven aan althans één van de aan- en afvoerzones van de transistor en een zodanige spanning aan te leggen dat de pn-overgang tussen deze zones en het laagvormig deel van het halfgeleiderlichaam gesperd wordt, waardoor de vorming 25 van aan deze zones grenzende parasitaire kanalen wordt voorkomen, waarbij deze spanning over de genoemde pn-overgang relatief klein is in vergelijking met het genoemde spanningsverschil dat tussen stuurelektrode en het geleidend gebied/substraatgebied wordt aangelegd voor het opwekken van een ladingsstrocm tussen het' ladingsopslaggebied en het 3Q geleidend gebied/substraatgebied.

2. Halfgeleiderinrichting volgens conclusie 1 met het kenmerk dat aan genoemde zone tijdens het wissen en/of programmeren dezelfde spanning als tijdens het lezen wordt aangelegd, cm de vorming van aan deze zones grenzende parasitaire kanalen te voorkomen.

3. Halfgeleiderinrichting volgens conclusie 1 of 2 met het kenmerk dat het ladingsopslaggebied een zwevende poorteléktrode cmvat die in de isolerende laag is ingebed tussen de stuurelektrode en het oppervlak van het halfgeleiderlichaam en die zich uitstrekt tot boven een 330425s EHN 10.870 18 van de aan- en afvoerzones van de transistor, welke zone tevens het genoemde substraatgebied vormt dat gebruikt wordt voor het aanleggen van een wisspanning en/of programmeerspanning.

4. Halfgeleiderinrichting volgens conclusie 3 met het kermerk 5 dat de zwevende gate van de genoemde zone'is gescheiden door een isolerende laag die zo dun is dat het schrijven en/of wissen althans in hoofdzaak via tunnelmechanismen plaatsvindt.

5. Halfgeleiderinrichting volgens conclusie 2 of 3 met het kenmerk dat middelen aanwezig zijn om tijdens het wissen en/of programmeren 10 de andere zones van de trans is toren elektrisch te laten zweven. is 20 25 30 35 8304256