JPS6124247A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6124247A JPS6124247A JP14474684A JP14474684A JPS6124247A JP S6124247 A JPS6124247 A JP S6124247A JP 14474684 A JP14474684 A JP 14474684A JP 14474684 A JP14474684 A JP 14474684A JP S6124247 A JPS6124247 A JP S6124247A
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- wiring
- capacitor
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- contacts
- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000002131 composite material Substances 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 15
- 238000009792 diffusion process Methods 0.000 abstract description 10
- 239000000758 substrate Substances 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 2
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業上の利用分野
本発明は特定数のＰ型及びＮ型ＭＯＳトランジスタから
なる基本セルを複数個行列配置してなるゲートアレイ型
の半導体装置に関する。
なる基本セルを複数個行列配置してなるゲートアレイ型
の半導体装置に関する。
口）従来の技術
従来のゲートアレイ型半導体装置では、特公昭５Ｂ−４
３９０５号公報に示されている如く、Ｃ−ＭＯ８構成の
論理機能をもった基本セルを自動配線して所望の論理動
作を行なうものである。ところが斯様なゲートアレイ型
半導体装置では容量は原則的に実現できず、外付は部品
に依存するしかなかった。この事は配線及びコンタクト
ホールの形成工程の直前の状態であるマスタチップが汎
用性のあるもので構成されるのであるが、このマス（ハ
）発明が解決しようとする問題点 本発明は上述の不都合に鑑みて為されたものであり、汎
用性を損なう事なく所望の容量を形成する事のできるゲ
ートアレイ型の半導体装置を提供するものである。
３９０５号公報に示されている如く、Ｃ−ＭＯ８構成の
論理機能をもった基本セルを自動配線して所望の論理動
作を行なうものである。ところが斯様なゲートアレイ型
半導体装置では容量は原則的に実現できず、外付は部品
に依存するしかなかった。この事は配線及びコンタクト
ホールの形成工程の直前の状態であるマスタチップが汎
用性のあるもので構成されるのであるが、このマス（ハ
）発明が解決しようとする問題点 本発明は上述の不都合に鑑みて為されたものであり、汎
用性を損なう事なく所望の容量を形成する事のできるゲ
ートアレイ型の半導体装置を提供するものである。
に）問題点を解決する為の手段
本発明のゲートアレイ型の半導体装置は基本セルの各Ｐ
Ｉ３１．ＭＯＳトランジスタ及びＮ型ＭＯ８Ｉ−ランジ
スタのゲート容量−あるいはゲート容量と接合容量との
合成容量、を結合して容量ユニットを構成したものであ
る。
Ｉ３１．ＭＯＳトランジスタ及びＮ型ＭＯ８Ｉ−ランジ
スタのゲート容量−あるいはゲート容量と接合容量との
合成容量、を結合して容量ユニットを構成したものであ
る。
俸）作用
本発明の半導体装置に於いては、特定の容量を予め形成
しておくものではなく、論理回路を構成すべく用意され
た基本セルの各ＭＯＳトランジスタを容量として使用す
べく接続配線する事に依って、容量ユニ・シトを得るも
のである。
しておくものではなく、論理回路を構成すべく用意され
た基本セルの各ＭＯＳトランジスタを容量として使用す
べく接続配線する事に依って、容量ユニ・シトを得るも
のである。
（へ）実施例
第３図はマスタチップ時のゲートアレイ型ＬＳＩの基本
セルの平面形態を示す。同図に於いて、（１）、（２）
は半導体基板上書こ絶縁膜を介して並列配置された２本
のゲート電極であり、その中間部には夫々巾広のコンタ
クトスペース部叫、■が設けられている。（３）、（４
）、（５）は上記両ゲート電極（１）、（２）の一端側
の半導体基板に設けられ、これ等両ゲート電極（１）、
（２）にて３分割されたＰ型拡散領域である。一方（６
）、（７）、（８）は上記両ゲート電極（１）、（２）
の他端側の半導体基板に設けられ、これ等両ゲート電極
（１）、（２）にて３分割されたＮ型拡散領域である。
セルの平面形態を示す。同図に於いて、（１）、（２）
は半導体基板上書こ絶縁膜を介して並列配置された２本
のゲート電極であり、その中間部には夫々巾広のコンタ
クトスペース部叫、■が設けられている。（３）、（４
）、（５）は上記両ゲート電極（１）、（２）の一端側
の半導体基板に設けられ、これ等両ゲート電極（１）、
（２）にて３分割されたＰ型拡散領域である。一方（６
）、（７）、（８）は上記両ゲート電極（１）、（２）
の他端側の半導体基板に設けられ、これ等両ゲート電極
（１）、（２）にて３分割されたＮ型拡散領域である。
即ち、この基本セルにはソースまたはドレインが共通の
２個のＰ型ＭＯ３）テラジスタとソースまたはドレイン
が共通の２個のＮ型ＭＯＳトランジスタとが構成されて
いる。
２個のＰ型ＭＯ３）テラジスタとソースまたはドレイン
が共通の２個のＮ型ＭＯＳトランジスタとが構成されて
いる。
斯様な基本セルを用いて第４図（ｂ）の如き２人力（ｌ
Ｎ１）（ｌＮ２ ）のＮＡＮＤ回路を実現するには通常
同図（ａｌに示す如き下層配線Ｍ１２Ｍ１９Ｍ１と上層
配線Ｍ２、及び下層コンタクトＣ１・・・と上層コンタ
クトＣ２，Ｃ２とが設けられるのである。
Ｎ１）（ｌＮ２ ）のＮＡＮＤ回路を実現するには通常
同図（ａｌに示す如き下層配線Ｍ１２Ｍ１９Ｍ１と上層
配線Ｍ２、及び下層コンタクトＣ１・・・と上層コンタ
クトＣ２，Ｃ２とが設けられるのである。
而して上述の如き基本セルを容量ユニットとして構成す
る場合には、第１図（ｂ）の回路を実現すべく同図（ａ
ｌに示す如き配線コンタクトが行なわれ、また第２図（
ｂｌの回路を実現すべく同図（ｂｌに示す如き配線コン
タクトが行なわれる。
る場合には、第１図（ｂ）の回路を実現すべく同図（ａ
ｌに示す如き配線コンタクトが行なわれ、また第２図（
ｂｌの回路を実現すべく同図（ｂｌに示す如き配線コン
タクトが行なわれる。
以下第１図（ａｌ（ｂｌに基づいて第１の実施例を詳述
する。同図（ａｌに示す容量ユニットは一方の下層配線
Ｍ１には電源電圧ＶＤ１１が供給されており、この配線
Ｍ１は２個のＰ型ＭＯＳトランジスタの３箇所のソース
又はドレインであるＰ型拡散佃域（３）、（４）、（５
）に下層コンタクト−Ｃ１，ＣＩ、ＣＩにて結合し、他
方の下履配線Ｍ１にはアースＶｓｓが供給されており、
この配線Ｍ１は２個（ｐＮ型ＭＯＳトランジスタの３箇
所のＮ型拡散領域（６）、（７）、（８）に下層コンタ
クトＣ１，Ｃ１，Ｃ１ｉこて結合している。そしてさら
に２本のゲート（１１，＋２１のコンタクトスペース部
αα、■は下層配線Ｍ１とコンタクトＣ１，Ｃ１にて接
続されており、この下層配線Ｍ１はさらに上層コンタク
トＣ２にて上層配線Ｍ２に結合されている。
する。同図（ａｌに示す容量ユニットは一方の下層配線
Ｍ１には電源電圧ＶＤ１１が供給されており、この配線
Ｍ１は２個のＰ型ＭＯＳトランジスタの３箇所のソース
又はドレインであるＰ型拡散佃域（３）、（４）、（５
）に下層コンタクト−Ｃ１，ＣＩ、ＣＩにて結合し、他
方の下履配線Ｍ１にはアースＶｓｓが供給されており、
この配線Ｍ１は２個（ｐＮ型ＭＯＳトランジスタの３箇
所のＮ型拡散領域（６）、（７）、（８）に下層コンタ
クトＣ１，Ｃ１，Ｃ１ｉこて結合している。そしてさら
に２本のゲート（１１，＋２１のコンタクトスペース部
αα、■は下層配線Ｍ１とコンタクトＣ１，Ｃ１にて接
続されており、この下層配線Ｍ１はさらに上層コンタク
トＣ２にて上層配線Ｍ２に結合されている。
従って、斯様な第１図（ａｌの配線コンタクトに依ると
、同図（ｂｌの如く、２個のＰ型ＭＯＳトランジスタＴ
１１．Ｔ１２のソースとドレインが共に電源Ｖｏｎに並
列接続され、一方２個のＮ型ＭＯＳトランジスタＴ２１
、Ｔ２２のソースとドレインとが共にアーズＶｓｓに
並列接続された状態で、即ち４個のトランジスタＴ１１
、Ｔ１２ 、Ｔ２１ 、Ｔ２２ の夫々のソースと
ドレイン間の電位差を零とする事に依って、各トランジ
スタ１’ｌ １ 、Ｔ１２ 、Ｔ２１ 、Ｔ２２のゲー
ト下のチャンネル部での電流の発生を防止してこのチャ
ンネル部の電位の安定化を圏った状態で、各トランジス
タＴ１１ 、Ｔ１２ 、Ｔ２１ 、Ｔ２２ （７）ゲー
ト容量が４個並列接続された容量が端子人と半導体基板
間に構成されている。
、同図（ｂｌの如く、２個のＰ型ＭＯＳトランジスタＴ
１１．Ｔ１２のソースとドレインが共に電源Ｖｏｎに並
列接続され、一方２個のＮ型ＭＯＳトランジスタＴ２１
、Ｔ２２のソースとドレインとが共にアーズＶｓｓに
並列接続された状態で、即ち４個のトランジスタＴ１１
、Ｔ１２ 、Ｔ２１ 、Ｔ２２ の夫々のソースと
ドレイン間の電位差を零とする事に依って、各トランジ
スタ１’ｌ １ 、Ｔ１２ 、Ｔ２１ 、Ｔ２２のゲー
ト下のチャンネル部での電流の発生を防止してこのチャ
ンネル部の電位の安定化を圏った状態で、各トランジス
タＴ１１ 、Ｔ１２ 、Ｔ２１ 、Ｔ２２ （７）ゲー
ト容量が４個並列接続された容量が端子人と半導体基板
間に構成されている。
次に第２図（ａｌ（ｂｌに基づいて第２の実施例を詳述
する。同図（３）四示す容量ユニットは電源電圧ＶＤＤ
が供給されている下層配線Ｍ１、アースＶｓｓが供給さ
れている下層配線Ｍ１は結合されておらず、Ｐ型ＭＯＳ
トランジスタの３箇所のソース又はドレインであるＰ型
拡散領域（３）、（４）、（５）は下層配線Ｍ１ と下
層コンタクトＣＩ 、Ｃ１，ＣＩとで接続され、一方Ｎ
型ＭＯＳトランジスタの３箇所のソース又はドレインで
ある７Ｎ型拡散領域（６１、＋７１、（８）も同様に下
層配線Ｍ１と下層コンタクトＣ１，Ｃ１，Ｃ１にて接続
されている。さらに両ゲート電極（１１（２１のコンタ
クトスペース部α０）■も又下層配線Ｍ１と下層コンタ
クトＣＩ、Ｃ１にて接線されている。そしてこれ等３本
の下層配線Ｍ１．Ｍ１．Ｍ１は上層配線Ｍ２と上層コン
タクトＣ２，Ｃ２，Ｃｚとに依って互いに接続されてい
る。
する。同図（３）四示す容量ユニットは電源電圧ＶＤＤ
が供給されている下層配線Ｍ１、アースＶｓｓが供給さ
れている下層配線Ｍ１は結合されておらず、Ｐ型ＭＯＳ
トランジスタの３箇所のソース又はドレインであるＰ型
拡散領域（３）、（４）、（５）は下層配線Ｍ１ と下
層コンタクトＣＩ 、Ｃ１，ＣＩとで接続され、一方Ｎ
型ＭＯＳトランジスタの３箇所のソース又はドレインで
ある７Ｎ型拡散領域（６１、＋７１、（８）も同様に下
層配線Ｍ１と下層コンタクトＣ１，Ｃ１，Ｃ１にて接続
されている。さらに両ゲート電極（１１（２１のコンタ
クトスペース部α０）■も又下層配線Ｍ１と下層コンタ
クトＣＩ、Ｃ１にて接線されている。そしてこれ等３本
の下層配線Ｍ１．Ｍ１．Ｍ１は上層配線Ｍ２と上層コン
タクトＣ２，Ｃ２，Ｃｚとに依って互いに接続されてい
る。
従って、斯様な第２１１（ａｌの配線コンタクトに依る
と、同図（ｂｌの如く４個のＭＯＳ）ランジスタＴ１１
、Ｔ１２ 、Ｔ２１ 、Ｔ２２の夫々のゲートとソース
とドレインとに端子Ａの電圧が印加される事となるので
、第１図の第１の実施例におけるゲート容量に加えてソ
ース及びドレインでの接合容量が夫々に並列接続された
構成となり、端子Ａと半導体基板との間には第１の実施
例より大きな容量が得られるのである。
と、同図（ｂｌの如く４個のＭＯＳ）ランジスタＴ１１
、Ｔ１２ 、Ｔ２１ 、Ｔ２２の夫々のゲートとソース
とドレインとに端子Ａの電圧が印加される事となるので
、第１図の第１の実施例におけるゲート容量に加えてソ
ース及びドレインでの接合容量が夫々に並列接続された
構成となり、端子Ａと半導体基板との間には第１の実施
例より大きな容量が得られるのである。
上述の実施例に依る各容量ユニットでの容量値は１ＰＦ
程度があるが、複数の基本セルを容量ユニットとして用
いる事に依って数１ＱＰＦまでぐらいの容量を実現する
事ができる。而して、通常のゲートアレイ型のＬＳＩで
の論理回路としての基本セルの使用率は９０％程度が限
度であるので、残りの１０％以上の未使用の基本セルが
容量ユニットとして割り当てる事ができ、容量の追加の
為の面積の増大はない。
程度があるが、複数の基本セルを容量ユニットとして用
いる事に依って数１ＱＰＦまでぐらいの容量を実現する
事ができる。而して、通常のゲートアレイ型のＬＳＩで
の論理回路としての基本セルの使用率は９０％程度が限
度であるので、残りの１０％以上の未使用の基本セルが
容量ユニットとして割り当てる事ができ、容量の追加の
為の面積の増大はない。
（ト）発明の効果
本発明のゲートアレイ型の半導体装置は、以上の説明か
ら明らかな如く、基本セルを容量ユニットとして構成で
きるので、マスタチップ自体に特定の容量を予じめ形成
する必要がなく、しかも論理回路として未使用の基本セ
ルを容量ユニットとして転用でき、斯る半導体装置の汎
用性の向上に寄与する汚は大きい。
ら明らかな如く、基本セルを容量ユニットとして構成で
きるので、マスタチップ自体に特定の容量を予じめ形成
する必要がなく、しかも論理回路として未使用の基本セ
ルを容量ユニットとして転用でき、斯る半導体装置の汎
用性の向上に寄与する汚は大きい。
第１図（３）、及び（ｂｌは本発明の半導体装置の一実
施例の要部配線図、及びその回路図、第２図（ａｌ、及
び（ｂ）は本発明装置の他の実施例の要部配線図、及び
その回路図、第３図は一般的な半導体装置の要部の配線
前の平面Ｍ、第４図（ａ）（ｂ）は一般的な半導体装置
の要部配線図、及びその回路図を示している。 ＋１４＋２１・・・ゲート電極、（３１（４）（５１・
・・Ｐ型拡散領域、（６）（７）（８）・・Ｎ型拡散領
域、Ｔ１１．Ｔ１２ 、Ｔ２１ 、Ｔ２２・・・ＭＯＳ
トランジスタ。
施例の要部配線図、及びその回路図、第２図（ａｌ、及
び（ｂ）は本発明装置の他の実施例の要部配線図、及び
その回路図、第３図は一般的な半導体装置の要部の配線
前の平面Ｍ、第４図（ａ）（ｂ）は一般的な半導体装置
の要部配線図、及びその回路図を示している。 ＋１４＋２１・・・ゲート電極、（３１（４）（５１・
・・Ｐ型拡散領域、（６）（７）（８）・・Ｎ型拡散領
域、Ｔ１１．Ｔ１２ 、Ｔ２１ 、Ｔ２２・・・ＭＯＳ
トランジスタ。
Claims (1)
- １）特定数のＰ型ＭＯＳトランジスタと特定数のＮ型Ｍ
ＯＳトランジスタとからなる基本セルを複数個行列配置
してなるゲートアレイ型の半導体装置に於いて、少なく
とも１つの基本セルの各Ｐ型ＭＯＳトランジスタ及びＮ
型ＭＯＳトランジスタのゲート容量、あるいはこのゲー
ト容量と接合容量との合成容量を結合して容量ユニット
を構成した事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14474684A JPS6124247A (ja) | 1984-07-12 | 1984-07-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14474684A JPS6124247A (ja) | 1984-07-12 | 1984-07-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6124247A true JPS6124247A (ja) | 1986-02-01 |
| JPH0527988B2 JPH0527988B2 (ja) | 1993-04-22 |
Family
ID=15369398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14474684A Granted JPS6124247A (ja) | 1984-07-12 | 1984-07-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124247A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256468A (ja) * | 1986-04-28 | 1987-11-09 | Nec Corp | 半導体集積回路 |
| JPH04135514U (ja) * | 1991-06-06 | 1992-12-16 | 卓 中崎 | 移送装置 |
| JPH06151704A (ja) * | 1992-11-11 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置及び配置配線装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961058A (ja) * | 1982-09-29 | 1984-04-07 | Toshiba Corp | 半導体装置 |
-
1984
- 1984-07-12 JP JP14474684A patent/JPS6124247A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961058A (ja) * | 1982-09-29 | 1984-04-07 | Toshiba Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256468A (ja) * | 1986-04-28 | 1987-11-09 | Nec Corp | 半導体集積回路 |
| JPH04135514U (ja) * | 1991-06-06 | 1992-12-16 | 卓 中崎 | 移送装置 |
| JPH06151704A (ja) * | 1992-11-11 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置及び配置配線装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0527988B2 (ja) | 1993-04-22 |
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