JPH01123517A - シュミットトリガ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体論理回路の入力信号の波形整形など
に用いられるシュミットトリガ回路に関するものである
。

〔従来の技術〕

第７図はＣＭＯＳゲートアレイ内に構成した従来のシュ
ミットトリガ回路の回路図である。図において、入力端
子１に与えられた入力信号８１Ｎは、２つの反転ゲート
２，３の直列接続と反転ゲート４とにそれぞれ与えられ
て、反転論理和ゲート５゜６から構成されるＲ−Ｓフリ
ップフロップ回路３０の相反転する２つの入力となって
いる。また、出力信号Ｓ。ｕｔはフリップフロップ回路
３０の反転論理和ゲート６の出力部から出力端子７を介
して取出されている。フリツプフロツプ回路３０におい
ては、反転論理和ゲート５の一方の入力端子５ａは反転
ゲート３と接続され、他方の入り端子５ｂは反転論理和
ゲート６の出力部と接続されている。また、反転論理和
ゲート６の一方の入力端子６ａは反転論理和ゲート５の
出力部と接続され、他方の入力端子６ｂは反転ゲート４
と接続されている。

このような構成を備えたシュミットトリガ回路では、入
力信号８１Ｎと同じ論理値を有するセット信号が反転ゲ
ート３から、また異なる論理値を有するリセット信号が
反転ゲート４からそれぞれＲ−Ｓフリップフロップ回路
３０に与えられるので、入力信号８１Ｎｌ！：同じ論理
値の出力部＠５ｏｕｔが出力端子７から取出される。さ
らに、反転ゲート４のしきい値電圧ｖ■４と、反転ゲー
ト２のしきい値電圧ＶＴ２とを異なる値に設定すること
によって、入力信号８１Ｈに対する出力信号Ｓ。ｕｔに
ヒステリシス特性をもたせている。

このシュミットトリガ回路において、入力端子１に加わ
る入力信号Ｓ１１電圧が接地電位ＧＮＤから電源重圧Ｖ
。、まで立ち上る場合の動作には以下のようになる。

まず、入力端子１が接地電位ＧＮＤの時、反転ゲート２
，４の出力は電源電圧値■。Ｄになる。この電源電圧値
を受けて反転ゲート３の出力は接地電位ＧＮＤとなる。

反転ゲート４が電源電圧値■ＤＯを出力することにより
反転論理和ゲート６は接地電位ＧＮＤを出力する。反転
論理和ゲート５は反転ゲート３の出力値である接地電位
ＧＮＤと反転論理和ゲート６の出力値である接地電位Ｇ
ＮＤを受けて電源電圧値ｖＤＯを出力する。

ここで、入力信号ＳＩＮの電圧を徐々に上げていく。反
転ゲート２．４のそれぞれのしきい値を■１２．■１４
（たとえばＶ１２〉ｖ■４）としたとき、入力電圧ＳＩ
Ｎ”　１．２〉ＳＩＮ〉■Ｔ４となると反転ゲート４の
出力が反転して接地電位ＧＮＤとなる。

しかしながら、このときには反転論理和ゲート５゜６の
出力に変化は生じない。一方、入力信号ＳＩＮのレベル
がさらに上昇して入力信号Ｓ１．Ｈの電圧が反転ゲート
２゛、４のしきい値電圧ＶＴ２−　ＶＴ４の双方を越え
ると反転ゲート２，３の出力も反転し、それぞれ接地電
位ＧＮＤ、Ｉｆ源電圧値■。。を出力する。反転ゲート
３の出力値である電源電圧値ＶＤＯを受けて反転論理和
ゲート５は接地電位ＧＮＤを出力し、反転論理和ゲート
６は反転ゲート４の出力値である接地電位ＧＮＤと反転
論理和ゲート５の出力値である接地電位ＧＮＤを受けて
電源電圧値ＶＤＤを出力する。

次に、入力端子１に加わる入力信号＄１１振幅が電源電
圧値Ｖ。Ｄから接地電位ＧＮＤまで立ち下る場合は以下
の動作となる。

まず、入力端子１に加わる電圧値が電源電圧値ｖ００の
時、反転ゲート２，４の出力は共に接地電位ＧＮＤにな
り、それを受けて反転ゲート３の出力は電源電圧値■。

、を出力する。この値を受けて反転論理和ゲート５はそ
の出力に′接地電位ＧＮＤを出力し、反転論理和ゲート
６は反転ゲート４の出力値である接地電位ＧＮＤと反転
論理和ゲート５の接地電位ＧＮＤを受けて電源電圧値■
。０を出力する。

ここで、入力信号ＳＩＮの電圧を徐々に下げていく。入
力信号Ｓ１１電圧が反転ゲート２．４のしきい値電圧ｖ
　、■　のうち高い方の値■□２を下Ｔ２　　　　Ｔ４ 回ると反転ゲート２，３の出力は反転し、反転ゲート３
の出力は接地電位ＧＮＤとなる。ただし、反転ゲート４
の出力値は接地電位ＧＮＤのままである。このときには
、反転論理和ゲート５の出力が電源電位■。０となり、
他方の反転論理和ゲート６の出力は接地電位ＧＮＤとな
る。

入力信号Ｓ４の電圧がさらに下降してしきい値■１２．
■１４の双方を下まわると、反転ゲート４の出力値も電
源電位ＶＤＤへと反転するが、これは反転論理和ゲート
５．６の出力には影響を及ぼさない。

つまり、入力信号５Ｉ１１の立上りにおいてはしきい値
■、２において出力の反転が生じ、立下りにおいてはし
きい値■■４において出力の反転が生じる。

このように、第７図のシュミットトリガ回路においては
、反転ゲート２．４の入力電圧に対するしきい値ｖ■２
．■■４を互いに異なる値（たとえばＶ　Ｔ　２　＞　
Ｖ　ｒ　ａ　）とすることにより、シュミットトリガ回
路の特徴である入力信号ＳＴＮに対する出力信号Ｓ。、
ｔのヒステリシス特性を示すので、このヒステリシス特
性により入力信号の波形整形効果が得られる。

（発明が解決しようとする問題点〕 従来のシュミットトリガ回路は以上のように構成されて
いるので、これに用いられているＲ−Ｓフリップフロッ
プ回路３０が外来ノイズに弱く、誤動作を起こすという
問題があった。例えば、入力信号Ｓ　が電源電圧■。、
から接地電位ＧＮＤにＮ 緩かに下る場合を想定する。入力信号８１Ｎが電源電圧
■。Ｄのときは、反転論理和ゲート６の入力端子６ａ、
６ｂには共に接地電位ＧＮＤが入力されるので、出力信
号Ｓ　　は電源電圧■。０となってｕｔ いる。ここで入力信号８１Ｎが緩やかに下ると、反転ゲ
ート４の出力は接地電位ＧＮＤから電源電圧ＶＤＤに緩
やかに上昇していく。このような入力信号５１１１の電
圧の下降においては、反転ゲート４の出力変化が、反転
論理和ゲート５，６の出力変化を規定′しているため、
反転論理和ゲート６の一方の入力端子６ｂの電圧が、反
転論理和ゲート６のしきい値電圧に近い電圧■ｘ１にな
ったとすると、これに応じて反転論理和ゲート６．５の
出力が変化し、反転論理和ゲート６の他方の入力端子６
ａにそのしきい値電圧に近い電圧ｖＸ２が与えられる。

この状態において、入出力信号ラインやＲ−Ｓフリップ
フロップ回路３０の電源配線、接地配線を通して外来ノ
イズが加わると、Ｒ−８フリップフロップ回路３０が誤
動作を起こし、出力端子７に間違った信号を出力すると
いう問題があった。

特に、このシュミットトリガ回路をＣＭＯＳゲートの組
合せで構成した場合には、Ｒ−８フリップフロップ回路
３０の２つの反転論理ゲート５゜６はＰチャネル型ＭＯ
８ＦＥＴの直列接続を有しているのでスイッチング動作
が遅り、その動作中の不安定な時間内に外来ノイズが加
わることによる誤動作を起こし易いという問題があった
。

一方、外来ノイズに強いシュミットトリガ回路としでは
、第８図に示すものが知られている。この回路は、入力
端子１と出力端子７との間に抵抗Ｒ１と２つの反転ゲー
ト１８．１９との直列接続を介挿させ、抵抗Ｒ１と反転
ゲート１８の間のノードＮ　と反転ゲート１９の出力部
とを抵抗Ｒ２を介して接続して、反転ゲート１９の出力
をフィードバックさせている。つまり、出力信号Ｓ。ｕ
ｔの電圧を抵抗Ｒ１，Ｒ２で分圧してノードＮ１にフィ
ードバックすることによりヒステリシス特性をもだせて
いる。このシーミツトトリガ回路では反転論理和ゲート
で構成したＲ−Ｓフリップ７０ツブ回路を使用していな
いので動作時間が短く、外来ノイズによる誤動作を起こ
しにくいという特徴がある。ところが、この回路では抵
抗Ｒ１゜Ｒ２のために構造上大きな面積を必要とするの
で、半導体集積回路の高集積化の要論に沿わないという
問題があった。

この発明は上記のような問題点を解消するためになされ
たもので、外来ノイズによる誤動作を起こしにくく、か
つ高集積化に適したシュミットトリガ回路を得ることを
目的とする。

〔問題点を解決するための手段〕

この発明に係るシュミットトリガ回路は、当該回路への
入力信号を入力とする高インピーダンス型論理要素と、
当該高インピーダンス型論理要素に直列に接続されたバ
ッファ回路と、前記高インピーダンス型論理要素と前記
バッフ７回路との間のノードと前記バッファ回路の出力
部との間に介挿された抵抗用トランジスタとを備えると
ともに、前記バッフ７回路の出力側から出力信号が取出
されている。

〔作用〕

この発明におけるシュミットトリガ回路は、反転論理和
ゲートで構成したＲ−Ｓフリップフロップ回路や抵抗を
用いておらず、バッファ回路の出力電圧が抵抗用トラン
ジスタを介して高インピーダンス論理要素とバッファ回
路との間のノードにフィードバックされることにより、
入力信号に対する出力信号にヒステリシス特性をもたせ
ている。

（実施例） 第１図はこの発明に係る一実施例を示すシュミットトリ
ガ回路である。図において、入力信号８１Ｎは入力端子
１から反転ゲート８に入力され、反転ゲート８の出力は
反転ゲート９．１０の直列接続により構成されるバック
？回路２０に入力されている。また、バック？回路２０
の出力は、抵抗用トランジスタとして使用されるＣＭＯ
Ｓトランスミッションゲート１１を介して反転ゲート８
と反転ゲート９の間のノードＮＦにフィードバックされ
ている。さらにバッファ回路９と１０の間のノードＮＢ
は出力端子７と接続されており、出力信号Ｓ。ｕｔは図
、示しない外部回路に与えられている。

第２図は第１図に示したシーミツトトリガ回路をトラン
ジスタ毎に示した回路図である。反転ゲ−ｔ−８，９，
１０は、それぞれＰチャネル型ＭＯ８ＦＥＴ　（以下ｒ
ＰＭＯ８ＴＪと呼ぶ。）８．〜１０、とＮチャネル型Ｍ
Ｏ８ＦＥＴ　（以下ｒＮＭＯ８ＴＪと呼ぶ。）８〜１Ｏ
Ｎとの２つの相補型トランジスタの直列接続によって構
成されている、いわゆるＣＭＯＳインバータである。ま
た、ＣＭＯＳトランスミッションゲート１１は、ゲート
部が接地電位ＧＮＤと接続されたＰＭＯ８Ｔ１１Ｐとゲ
ート部が電源電位ｖ００と接続されたＮＭＯ８Ｔ１１Ｎ
との並列接続によって構成されている。抵抗要素として
ＣＭＯＳトランスミッションゲート１１を使用したので
、通常の抵抗よりも必要面積が小さく、高集積化に適す
る構成となっている。また、ＰＭＯ８Ｔ１１．のみ、又
はＮＭＯ８丁１１Ｎのみを抵抗要素とすると、インバー
タ１０の出力が電源電圧ＶＤＤの時と接地電位ＧＮＤの
時とでトランジスタのコンダクタンスがかなり異なるが
、ＣＭＯＳトランスミッションゲート１１を使用すると
インバータ１０の出力の電圧値がどちらの場合にもほぼ
同程度のコンダクタンスが得られる。

次にこのシュミットトリガ回路の動作について説明する
。まず、入力端子１に加わる入力信号Ｓ　の電圧が接地
電位ＧＮＤから電源電圧ＶＤＤまＮ で立ち上る場合の動作については以下のようになる。入
力端子１に加わる入力信号Ｓ１−電圧値が接地電位ＧＮ
Ｄの時、反転ゲート８の出力、すなわちノードＮＦの電
圧は電源電圧ＶＤＤである。この電源電圧ＶＤＤを受け
て反転ゲート９の出力は接地電位ＧＮＤとなる。反転ゲ
ート９の出力が接地電位ＧＮＯになることにより、その
値を受ける反転ゲート１０の出力は電源電圧ｖＤｏどな
る。この電源電圧■、。はＣＭＯＳトランスミッション
ゲート１１を介してノードＮ、にフィードバックされる
。

ここで、入力端子１に加わる入力信号５ｔＩ４の電圧を
徐々に立上げる。入力信ｑｓ、Ｎが反転ゲート８のしき
い値電圧■■８近傍の値になったとき、ノードＮＦにお
ける電圧を求めるための等価回路は第３Ａ図のように磨
くことができる。図において、反転ゲート８のＰＭＯ８
Ｔ８．は抵抗Ｒ８Ｐと、ＮＭＯ８Ｔ８Ｎは抵抗Ｒ８Ｎ、
！：、ＰＭＯ８Ｔ１０．は抵抗Ｒと、またＣＭＯＳトラ
ンスミッション０Ｐ ゲート１１は抵抗Ｒ□。とみなしている。

入力信号ＳＩＮが立上が゛る前の状態では反転ゲート１
０のＰＭＯ８Ｔ１０．がオン、ＮＭＯ８Ｔ１ＯＮがオフ
となっているので、ＣＭＯＳトランスミッションゲート
１１を表わす抵抗Ｒ□６は、ＰＭＯ８Ｔ１０　　の抵抗
Ｒ１゜、を介して反転ゲート１Ｏの電源電位■００と接
続されているとみなしている。

第３Ａ図の回路における電流のバランスを考慮すると、
ノードＮＦの電圧ｖＮに関して次式が成立つ。

これを変形すると、 ・・・（２） ただし、ＲＦＢ”　ＲＴＧ”　ＲｌｏＰ反転ゲート８の
ゲート電圧に対するＰＭＯ８Ｔ８　の抵抗ＲとＮＭＯ８
Ｔ８Ｎの抵抗Ｒ８１４とのＰ　　　　　　　　８Ｐ それぞれの抵抗値は第４図に示す関係に従って変化する
。反転ゲート８のゲート電圧、すなわち入力信号ＳＩＮ
の電圧が上昇するにつれて、ノードＮＦの電圧■、が（
２）式に従って下降する。そして、電圧■８が反転ゲー
ト９のしぎい値電圧ｖ１９より小さくなると同時に反転
ゲート９の出力、すなわち出力端子７からの出力信号Ｓ
。ｕｔが接地電位ＧＮＤから電源電位■、Ｄに切換ねる
。

一方、道に入力信号Ｓ１１電圧が電源電圧ｖＤＤから接
地電位ＧＮＤに立下がるときの等価回路は第３Ｂ図のよ
うに１くことができる。図において、反転ゲート８（７
）ＰＭＯ８Ｔ８．、！：ＮＭＯ８Ｔ８Ｎの抵抗はそれぞ
れＲ’、Ｒ’　としている。ま８Ｐ　　　　８８ た、入力信号ＳＩＮが立下る前の状態では反転ゲート１
０のＰＭＯ８Ｔ１０．がオフ、ＮＭＯ８丁１ＯＮがオン
となっているので、Ｃ，ＭＯＳトランスミッションゲー
ト１１を表わ−す抵抗ＲＴＧはＮＭＯ８丁１ＯＮの抵抗
Ｒ１０Ｎを介して反転ゲート１０の接地電位ＧＮＤと接
続されているとみなしている。

第３Ｂ図の回路における電流のバランスを考慮すると、
ノードＮＦの電圧ｖＨ′に関して次式が成立つ。

これを変形して、 ・・・（４） ただし、Ｒ’　”ＲＴＧ＋Ｒ１０Ｎ Ｂ 反転ゲート８のゲート電圧、すなわち入力信号ＳＩＮの
電圧が下降するにつれてノードＮＦの電圧■、′が（４
）式に従って上昇し、電圧■８′が反転ゲート９のしき
い値電圧ＶＴ９より大きくなると同時に反転ゲート９の
出力すなわち出力端子７からの出力信号Ｓ　　が電源電
位Ｖ。、から接地電位ｕｔ ＧＮＤに切換ねる。

以上の説明において、入力信号ＳＴＮが立上がるときの
（２）式で示されるノードＮ、の電圧ＶＮと、入力信号
ＳＩＮが立下がるときの（４）式で示されるノードＮ、
の電圧ｖＮ′との差がヒステリシス特性と間道づけられ
る。

いま、入力信＠ＳＩＮの下降時にその電圧が第４図に示
すゲート電圧■。になったときに、ノードＮＦの電圧ｖ
Ｎ′が反転ゲート９のしきい値電圧Ｖ１９と等しくなっ
たと仮定する（以下、ｖｏを「下降反転電圧」と呼ぶ）
。すると、このときの抵抗！１１１Ｒ’　、　Ｒ８Ｎ’
をそれぞれＲ、Ｒとす８Ｐ　　　　　　　　　　　　　
　　　　　　ＰＧ　　　　Ｎ。

れば、（４）式にこれらの値を代入して得られるノード
Ｎ　の電圧■Ｎｏ′を用いて、しきい値電圧■Ｔ９は次
式で表わされる。

ｖＴ９”　■Ｎｏ’ ・・・（５） 一方、入力信号Ｓｌ−電圧上昇時に、下降反転電圧■。

になりたときのノードＮＦの電圧ｖＮｏは（２）式にお
いて、Ｒ、ＲをそれぞれＲｐｏ−８Ｐ　　　　８Ｎ ＲＮｏとして次式で求められる。

・・・（６） 入力信号５１Ｈｆ）電圧が上昇時と下降時において、そ
れぞれ下降反転電圧Ｖ。どなったときのノードＮＦの電
圧は（５）式と（６）式かられかるように異なる値とな
る。第４図に示されているように、インバータ８のゲー
ト電圧がｖｏのとき、インバータ８を構成するＰＭＯ８
Ｔ８．の抵抗値ＲｐｏとＮＭＯ８Ｔ８Ｎの抵抗値ＲＮｏ
は、それぞれのオン抵抗に比べてかなり大きい。一方、
上記の（５）式。

（６）式において、これらの抵抗値Ｒ、Ｒ以外ＰＯＮ。

の抵抗値ＲＦＢ＝ＲＦＢ’　は、ＰＭＯ８Ｔ１０．．１
１　のオン抵抗、およびＮＭＯ８Ｔ１０　．１１Ｐ　　
　　　　　　　　　　　　　　　Ｎ、のオン抵抗で決ま
る値である。従って、完全なオン状態でないときの抵抗
１ｉＩＲ３ｏ、ＲＮｏは、完全なオン抵抗から合成され
る抵抗値Ｒ、Ｒ’　にＦＢ　　　ＦＢ 比べてかなり大きいので、（５）式、（６）式の分母は
どちらもその第１項が支配的となる。一方、同様な理由
から（５）式の分子に比較すると（６）式の分子の方が
大きい。つまり、（５）式と（６）式の分母はどちらも
第１項が支配的でほぼ同じであり、分子（６）式の方が
大きいから、（５）式で与えられる電圧ｖＮＯ’　に比
べて（６）式でりえられる電圧Ｖ、４ｏの方が大きな値
となる。このことは、入力信号ＳＩＮの上昇時の電圧Ｖ
ＮＯは下降時の電圧ｖＮｏ′よりも高いことを示してい
る。従って入力信号ＳＩＮの上昇時においては、下降反
転電圧■。よりもさらに電圧を上昇させて、ノードＮＦ
の電圧■　が反転ゲート９のしきい値電圧■、９より小
さくなったとき、初めて反転ゲート９，１０の出力が切
換わり、出力端子７からの出力信号Ｓ。ｕｔも切換えら
れる。

第５図（ａ）　、　（ｂ）はそれぞれ、入力信号Ｓ　Ｉ
Ｎ”下降時と１冒時とにおける以上の動作を示した波形
図である。ただし、入力信号ＳＩＮの電圧スケール（縦
スケール）は拡大して描いてあり、また、Ｖｌｏは、反
転ゲート１０の出力側の電圧を示している。この図から
もわかるように、下降時にはＳＩＮ”ｖＯで動作反転が
生じるのに対して、上昇時には５＝（Ｖｏ＋ΔＶ）とな
らなければ動作Ｎ 反転が生じない（ΔＶは正の珊）。

以上のように、このシュミットトリガ回路は入力信号Ｓ
１１上昇時と下降時において、出力信号Ｓ　　が切換え
られるための入力信号Ｓ１−電圧ｕｔ レベルが異なるので、いわゆるヒステリシス特性を有し
、入力信号ＳＴＮの波形整形を行なうことができる。ま
た、このシュミットトリガ回路は第６図に示した従来の
シュミットトリガ回路と異なり、ＣＭＯ８反転論理和ゲ
ートで構成されたＲ−Ｓフリップフロップ回路を用いて
いないので動作時間が短かく、動作中の不安定な時間内
に外来ノイズが加わることによる動作を起こしにくい。

第８図に示す従来のシュミットトリガ回路は出力信号Ｓ
。ｕｔの電圧が抵抗Ｒ２を介してノードＮ１にフィード
バックしており、電圧のフィードバックという点でこの
実施例と一見類似しているが、ノードＮ１には入力信号
Ｓ［Ｎの電圧も抵抗Ｒを介してノードＮ１に直接加えら
れているのに対し、この実施例においては、入力信号Ｓ
いとノードＮＦとの間に高インピーダンス型論理要素で
ある反転ゲート８を介挿させているので、上述のように
、ヒステリシス特性を発生させる原理が異なるものとい
うことができる。また、第８図に示した回路と比較して
専用の抵抗体を必要としないので、半導体集積回路の高
集積化に適しているとともに、特に使用できる素子が予
め限定されでいるゲートアレイにおいても容易にシュミ
ットトリガ回路を構成することができるという利点があ
る。

なお、上記実施例では、出力端子７を反転ゲート９と１
０の間のノードＮＢから取出しているが、第５図に示す
ように反転ゲート１０の出力側にもう１つの反転ゲート
１２を設けてその出力部と出力端子７を接続してもよい
。バッファ回路２０はいわゆるバッファ１ａ能があれば
良いことはいうまでもなく、例えば２以上の偶数段の反
転ゲートを直列に接続したものでもよい。入力側の反転
ゲート８は高インピーダンス型の論理要素であればよく
、いわゆるバッファやその他の論理素子を用いてもよい
。また、ＣＭＯＳトランスミッションゲート１１は他の
抵抗用トランジスタを用いても同様の効果が得られる。

〔発明の効果〕

以上のように、この発明によれば、バッファ回路の出力
電圧を抵抗用トランジスタを介して高インピーダンス論
理要素とバッフ１回路との間のノードにフィードバック
する構成としたので、反転論理和ゲートで構成されたフ
リップフロップ回路のような動作の遅い回路を用いずに
ヒステリシス特性をもたせることができ、外来ノイズに
よって、誤動作を起こしにくいとともに、抵抗体を必要
としないので高集積化の要請を満足することができる効
果がある。

【図面の簡単な説明】

第１図および第２図はこの発明に係る一実施例を示す回
路図、第３Ａ図および第３Ｂ図はこの発明の一実施例の
動作を説明するための等価回路図、第４図はＣＭＯＳイ
ンバータ回路のゲート電圧とトランジスタの抵抗値の関
係を示す図、第５図はこの発明の一実施例の動作を示す
波形図、第６図はこの発明に係る他の実施例を示す図、
第７図および第８図は従来のシーミツトトリガ回路を示
す回路図である。 図において、８は反転ゲート、１１はＣＭＯＳトランス
ミッションゲート、２０はバッファ回路、Ｎ　はノード
、８１Ｎは入力信号、Ｓｏ、ｔは出力信号である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）入出力信号特性にヒステリシスを有するシユミッ
   トトリガ回路であって、 前記入力信号を入力とする高インピーダンス型論理要素
   と、当該高インピーダンス型論理要素に直列に接続され
   たバッファ回路と、前記高インピーダンス型論理要素と
   前記バッファ回路との間のノードと前記バッファ回路の
   出力部との間に介挿された抵抗用トランジスタとを備え
   るとともに、前記バッファ回路の出力側から出力信号が
   取出されていることを特徴とするシユミットトリガ回路
   。
2. （２）前記抵抗用トランジスタは、相補型の２つのトラ
   ンジスタの並列接続により構成されるトランスミッショ
   ンゲートであることを特徴とする特許請求の範囲第１項
   記載のシユミットトリガ回路。
3. （３）前記高インピーダンス型論理要素と、前記バッフ
   ァ回路のそれぞれは、相補型の２つのトランジスタの直
   接接続により構成されるインバータ回路によって形成さ
   れていることを特徴とする特許請求の範囲第１項または
   第２項記載のシユミットトリガ回路。