JPS59182563A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59182563A JPS59182563A JP5722283A JP5722283A JPS59182563A JP S59182563 A JPS59182563 A JP S59182563A JP 5722283 A JP5722283 A JP 5722283A JP 5722283 A JP5722283 A JP 5722283A JP S59182563 A JPS59182563 A JP S59182563A
- Authority
- JP
- Japan
- Prior art keywords
- base
- region
- layer
- electrode
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000010410 layer Substances 0.000 abstract 9
- 239000000758 substrate Substances 0.000 abstract 2
- 239000002344 surface layer Substances 0.000 abstract 2
- 230000001447 compensatory effect Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical group [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置、特にバイポーラ形トランジスタの
新規な構造に関する。
新規な構造に関する。
ｆｂｌ 従来技術と問題点
周知のように半導体装置はＩＣ，ＬＳＩと高集積化され
、これらを構成する個々のトランジスタも微細化され小
型化されてきた。高集積化すれば回路動作が高速になる
等の利点が大きいが、一方では個々のトランジスタの微
細化、小型化に伴う問題点が発生し、例えばＭＯ３形ト
ランジスタのショートチャンネル効果がその例である。
、これらを構成する個々のトランジスタも微細化され小
型化されてきた。高集積化すれば回路動作が高速になる
等の利点が大きいが、一方では個々のトランジスタの微
細化、小型化に伴う問題点が発生し、例えばＭＯ３形ト
ランジスタのショートチャンネル効果がその例である。
バイポーラ形トランジスタにおいても同様に小型化に伴
う問題点があり、スイッチング速度１周波数特性を良く
するためにはベース幅を出来るだけ狭くする必要がある
が、このベース幅を狭くして精度良く形成するにはベー
ス領域とエミッタ領域との両領域共に浅く形成し、不純
物濃度を少なくすることが望ましく、そうしなければベ
ース幅を狭くして再現性良く製造することが困難である
。
う問題点があり、スイッチング速度１周波数特性を良く
するためにはベース幅を出来るだけ狭くする必要がある
が、このベース幅を狭くして精度良く形成するにはベー
ス領域とエミッタ領域との両領域共に浅く形成し、不純
物濃度を少なくすることが望ましく、そうしなければベ
ース幅を狭くして再現性良く製造することが困難である
。
しかしながら、フォトプロセスの限界から電極配線およ
びその間隙の微細化に制約があって、エミッタ電極とベ
ース電極との間隔を所望どおりに小さく出来ない。従っ
て、浅くてしかも不純物濃度の少ないベース領域が長く
形成されることになり、ベース抵抗が増加する問題があ
る。ベース抵抗の増加は動作特性の悪化となることは良
く知られている通りである。
びその間隙の微細化に制約があって、エミッタ電極とベ
ース電極との間隔を所望どおりに小さく出来ない。従っ
て、浅くてしかも不純物濃度の少ないベース領域が長く
形成されることになり、ベース抵抗が増加する問題があ
る。ベース抵抗の増加は動作特性の悪化となることは良
く知られている通りである。
第１図はこのような従来のバイポーラ形トランジスタの
断面構造図を例示しており、１はＮ型コレクタ領域、２
はＰ型ベース領域、３はＮ型エミッタ領域、４はＮ＋型
埋没層、５はコレクタ電極。
断面構造図を例示しており、１はＮ型コレクタ領域、２
はＰ型ベース領域、３はＮ型エミッタ領域、４はＮ＋型
埋没層、５はコレクタ電極。
６はベース電極、７はエミッタ電極で、Ｄはベース幅、
Ｌはベース長さを示している。このベース長さＬを短く
できないことが問題である。尚、８はベースコンタクト
領域で、これはベース電極６下にベース濃度を増やすた
めの補償拡散を行ったもので、コンタクト抵抗を低下さ
せる目的である。
Ｌはベース長さを示している。このベース長さＬを短く
できないことが問題である。尚、８はベースコンタクト
領域で、これはベース電極６下にベース濃度を増やすた
めの補償拡散を行ったもので、コンタクト抵抗を低下さ
せる目的である。
（ｃ＋ 発明の目的
本発明は上記のような電極配線の制約下においてベース
幅を狭く出来て、しかもベース抵抗が増加しないバイポ
ーラ形トランジスタの構造を提案するものである。
幅を狭く出来て、しかもベース抵抗が増加しないバイポ
ーラ形トランジスタの構造を提案するものである。
ｆｄ＋ 発明の構成
その目的は、エミッタ電極を有するエミ・７タ領域が含
まれる第１のベース領域と、ベース電極を有する第２の
ベース領域とを隔離して設げ、且つ該第１および第２の
ベース領域間上に絶縁膜を介してゲート電極を設けて、
該第１および第２のベース領域をドレイン領域およびソ
ース領域とするノーマリオン形ＭＯＳトランジスタを有
する半導体装置によって達成される。
まれる第１のベース領域と、ベース電極を有する第２の
ベース領域とを隔離して設げ、且つ該第１および第２の
ベース領域間上に絶縁膜を介してゲート電極を設けて、
該第１および第２のベース領域をドレイン領域およびソ
ース領域とするノーマリオン形ＭＯＳトランジスタを有
する半導体装置によって達成される。
（ｅ）発明の実施例
以下２図面を参照して実施例によって詳細に説明する。
第２図は本発明にがかる一実施例の断面構造図で、図示
のごとくに２つのＰ型のベース領域２１．２２を設けて
ベース領域２１内にエミッタ領域３を形成し、ベース領
域２２上にベース電極６を形成して、両ベース領域間に
両ヘース領域間隙をチャンネル領域９としたＰチャンネ
ル形ＭＯＳトランジスタを介在させる。且つ、このＭＯ
Ｓトランジスタはノーマリオン形として、ゲート電極１
０の制御に基づいてチャンネル領域９に多数のキャリヤ
を注入し、低抵抗の導電領域にする。
のごとくに２つのＰ型のベース領域２１．２２を設けて
ベース領域２１内にエミッタ領域３を形成し、ベース領
域２２上にベース電極６を形成して、両ベース領域間に
両ヘース領域間隙をチャンネル領域９としたＰチャンネ
ル形ＭＯＳトランジスタを介在させる。且つ、このＭＯ
Ｓトランジスタはノーマリオン形として、ゲート電極１
０の制御に基づいてチャンネル領域９に多数のキャリヤ
を注入し、低抵抗の導電領域にする。
このようにすれば、エミッタ領域３が形成されたベース
領域２１とベース電極６を有するベース領域２２との距
離が長くなっても、そのベース抵抗を低くすることがで
きる。
領域２１とベース電極６を有するベース領域２２との距
離が長くなっても、そのベース抵抗を低くすることがで
きる。
ここに、第２図に示す実施例は、実用上ショットキー接
合を避けるためにベース電極を有するベース領域２２を
高濃度にするための補償拡散を行って従来のベースコン
タクト領域８と同様に形成することになる。しかし、本
発明にかかる構造にすれば必ずしも高濃度のベース領域
２２を設ける必要はなく、即ちシヨ・ノドキー接合とな
っても問題はなく、例えば第３図に示すように予め電極
部分に白金を被着し、白金シリサイド領域２４を設けて
一方のベース領域とし、他方のベース領域２１に相対し
たＭＯ３Ｉ−ランジスタ構造とすることができる。この
ような構造にすると、補償拡散が不要になるから高温処
理工程が一工程減少する利点がある。
合を避けるためにベース電極を有するベース領域２２を
高濃度にするための補償拡散を行って従来のベースコン
タクト領域８と同様に形成することになる。しかし、本
発明にかかる構造にすれば必ずしも高濃度のベース領域
２２を設ける必要はなく、即ちシヨ・ノドキー接合とな
っても問題はなく、例えば第３図に示すように予め電極
部分に白金を被着し、白金シリサイド領域２４を設けて
一方のベース領域とし、他方のベース領域２１に相対し
たＭＯ３Ｉ−ランジスタ構造とすることができる。この
ような構造にすると、補償拡散が不要になるから高温処
理工程が一工程減少する利点がある。
次ぎに、第３図に示す構造の製法の概要を説明すると、
第４図〜第６図はその工程順断面図で、第４図に示すよ
うに公知の方法で半導体基板′１１上にＮ４型埋没層４
を形成し、エピタキシャル層（コレクタ領域１となる）
を成長して素子分離領域１２を形成した後、硼素を拡散
して膜厚５０００人のＰ型ベース領域２１を形成する。
第４図〜第６図はその工程順断面図で、第４図に示すよ
うに公知の方法で半導体基板′１１上にＮ４型埋没層４
を形成し、エピタキシャル層（コレクタ領域１となる）
を成長して素子分離領域１２を形成した後、硼素を拡散
して膜厚５０００人のＰ型ベース領域２１を形成する。
次いで、第５図に示すようにゲート絶縁膜１３とゲート
電極１０を形成し、絶縁膜１４を被着する。
電極１０を形成し、絶縁膜１４を被着する。
次いで、第６図に示すように燐を拡散して膜厚３０００
人のエミ・７タ領域３を形成した後、全面に白金を蒸着
し、４００℃程度の温度で熱処理をしてシリサイド領域
２４を形成し、最後に他の電極５，６．７を形成する。
人のエミ・７タ領域３を形成した後、全面に白金を蒸着
し、４００℃程度の温度で熱処理をしてシリサイド領域
２４を形成し、最後に他の電極５，６．７を形成する。
このような方法を用いれば、高温度の処理工程が省かれ
るから、トランジスタの品質向上にも役立つ。
るから、トランジスタの品質向上にも役立つ。
（ｆ） 発明の効果
以上の説明から明らかなように、本発明によればベース
領域にノーマリオン形ＭＯ３Ｉ−ランジスタ構造を採り
入れて、ヘース幅に無関係にベース抵抗を低下させるこ
とが可能となる。従って、本発明はバイポーラ形トラン
ジスタの電気的特性を大きく改善して、ＩＣ，ＬＳＩの
性能向上に著しく貢献するものである。
領域にノーマリオン形ＭＯ３Ｉ−ランジスタ構造を採り
入れて、ヘース幅に無関係にベース抵抗を低下させるこ
とが可能となる。従って、本発明はバイポーラ形トラン
ジスタの電気的特性を大きく改善して、ＩＣ，ＬＳＩの
性能向上に著しく貢献するものである。
第１図は従来のバイポーラ形トランジスタの断面構造図
例、第２図および第３図は本発明にかかるバイポーラ形
トランジスタの断面構造図例、第４図〜第６図は本発明
にかかるバイポーラ形ｌ〜ランジスタの一実施例の工程
順断面図である。 図中、１はＮ型コレクタ領域、２はＰ型ベース領域、３
はＮ型エミッタ領域、４は埋没層、５ばコレクタ電極、
６はベース電極、７はエミッタ電極、８はベースコンタ
クト領域、９はチャンネル領域、１０はゲート電極、２
１．２２は隔離されたベース領域、２４はシリサイド領
域を示している。
例、第２図および第３図は本発明にかかるバイポーラ形
トランジスタの断面構造図例、第４図〜第６図は本発明
にかかるバイポーラ形ｌ〜ランジスタの一実施例の工程
順断面図である。 図中、１はＮ型コレクタ領域、２はＰ型ベース領域、３
はＮ型エミッタ領域、４は埋没層、５ばコレクタ電極、
６はベース電極、７はエミッタ電極、８はベースコンタ
クト領域、９はチャンネル領域、１０はゲート電極、２
１．２２は隔離されたベース領域、２４はシリサイド領
域を示している。
Claims (1)
- エミッタ電極を有するエミッタ領域が含まれる第１のベ
ース領域と、ベース電極を有する第２のベース領域とを
隔離して設け、且つ該第１および第２のベース領域間上
に絶縁膜を介してゲート電極を設けて、該第１および第
２のベース領域をドレイン領域およびソース領域とする
ノーマリオン形ＭＯＳトランジスタを有することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5722283A JPS59182563A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5722283A JPS59182563A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59182563A true JPS59182563A (ja) | 1984-10-17 |
Family
ID=13049497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5722283A Pending JPS59182563A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230187A (ja) * | 1988-07-20 | 1990-01-31 | Fuji Electric Co Ltd | 半導体集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4839175A (ja) * | 1971-09-17 | 1973-06-08 | ||
| JPS5067593A (ja) * | 1973-10-15 | 1975-06-06 | ||
| JPS5563868A (en) * | 1978-11-08 | 1980-05-14 | Nec Corp | Semiconductor integrated circuit |
| JPS59161059A (ja) * | 1983-03-03 | 1984-09-11 | Nec Corp | 半導体装置 |
-
1983
- 1983-03-31 JP JP5722283A patent/JPS59182563A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4839175A (ja) * | 1971-09-17 | 1973-06-08 | ||
| JPS5067593A (ja) * | 1973-10-15 | 1975-06-06 | ||
| JPS5563868A (en) * | 1978-11-08 | 1980-05-14 | Nec Corp | Semiconductor integrated circuit |
| JPS59161059A (ja) * | 1983-03-03 | 1984-09-11 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230187A (ja) * | 1988-07-20 | 1990-01-31 | Fuji Electric Co Ltd | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3653978A (en) | Method of making semiconductor devices | |
| US4178605A (en) | Complementary MOS inverter structure | |
| JPS60210861A (ja) | 半導体装置 | |
| JPH05299658A (ja) | 半導体装置及びその製造方法 | |
| JP3448138B2 (ja) | 半導体装置の製造方法 | |
| JPS6350070A (ja) | 縦型ｍｏｓ電界効果トランジスタ | |
| JPS59182563A (ja) | 半導体装置 | |
| JPH0350771A (ja) | 半導体装置 | |
| JPH07240522A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS6117154B2 (ja) | ||
| JPH02207534A (ja) | 半導体装置 | |
| JPS6267850A (ja) | 半導体装置 | |
| JPS62104068A (ja) | 半導体集積回路装置 | |
| JPS6039868A (ja) | 半導体装置の製造方法 | |
| JPH0321055A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS63144567A (ja) | 半導体装置の製造方法 | |
| JPS6020555A (ja) | 半導体装置 | |
| JPS632365A (ja) | 半導体集積回路の製造方法 | |
| JPS61139063A (ja) | 半導体装置およびその製造方法 | |
| JPS6255311B2 (ja) | ||
| JPH01155651A (ja) | 半導体集積回路装置 | |
| JPS583391B2 (ja) | デンカイコウカガタトランジスタ ノ セイゾウホウホウ | |
| JPH0235470B2 (ja) | ||
| JPH01122154A (ja) | 半導体装置 | |
| JPH0479361A (ja) | 半導体基板の製造方法および半導体集積回路装置の製造方法 |