JPS6020555A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6020555A JPS6020555A JP58127677A JP12767783A JPS6020555A JP S6020555 A JPS6020555 A JP S6020555A JP 58127677 A JP58127677 A JP 58127677A JP 12767783 A JP12767783 A JP 12767783A JP S6020555 A JPS6020555 A JP S6020555A
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- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000005669 field effect Effects 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 9
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- 229910052796 boron Inorganic materials 0.000 abstract description 5
- -1 boron ions Chemical class 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0646—PN junctions
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は絶縁ゲート電界効果トランジスタおよび、これ
を含む集積回路構造に関するものである。
を含む集積回路構造に関するものである。
2重拡散形絶縁ゲート電界効果トランジスタ(以下MO
8FET と略記する)は、第1図に示すようにXp形
基板1上に形成された低不純物濃度のn影領域2中に、
2重拡散によりp影領域3、n影領域4を形成している
が、領域3はドレイ・ン領域2會取り囲み、しかも基板
1に到達する深さ以上に形成されている。MOSFET
の高性能化は一般に短チヤネル化が知られているが、本
構造で短チヤネル化を実現すると、領域3の深さが浅く
なり、従ってn影領域2の厚さも薄くしなければならな
い。すなわち導電通路が狭くなることを意味し、直列抵
抗の増大を招く。またこのMOSFETを集積回路素子
として使用する場合、薄い領域2は集積回路プロセスに
適合しない。
8FET と略記する)は、第1図に示すようにXp形
基板1上に形成された低不純物濃度のn影領域2中に、
2重拡散によりp影領域3、n影領域4を形成している
が、領域3はドレイ・ン領域2會取り囲み、しかも基板
1に到達する深さ以上に形成されている。MOSFET
の高性能化は一般に短チヤネル化が知られているが、本
構造で短チヤネル化を実現すると、領域3の深さが浅く
なり、従ってn影領域2の厚さも薄くしなければならな
い。すなわち導電通路が狭くなることを意味し、直列抵
抗の増大を招く。またこのMOSFETを集積回路素子
として使用する場合、薄い領域2は集積回路プロセスに
適合しない。
本発明は前述の欠点を改善するためになされたもので、
直列抵抗の低減と、集積回路との整合性の改善を目的と
している。
直列抵抗の低減と、集積回路との整合性の改善を目的と
している。
本発明では上記目的を達成するために低不純物濃度領域
を厚くして、しかもドレイン領域を分離するための領域
を設けた構造を提供する。
を厚くして、しかもドレイン領域を分離するための領域
を設けた構造を提供する。
第2図は本発明の実施例の断面構造を示すもので、nチ
ャネルの2重拡散形MO8FETである。
ャネルの2重拡散形MO8FETである。
本装置の製造法を以下簡単に説明する。抵抗率20Ω・
釧のp形基板1上の一部分にボロンを5X1015ケ/
crn2の割合でイオン注入した後、抵抗率15Ω・α
の0層9を通常のエピタキシャル層によシ9μmの厚さ
に形成する。引き続き通常の半導体プロセス技術により
、n形層11を4μmの深さに、またn形層12,13
を2μmの深さに拡散形成する。n形層11の形成は比
較的高温度の熱拡散なので、p形層の形成と0層9のエ
ピタキシャル成長の両者の熱処理中にイオン注入された
ボロンが拡散されて、p影領域10を形成する。すなわ
ちエピタキシャル層9はp影領域10および11により
分離される。以下通常のMO8FET製造プロセス4用
いて、120 nmのゲート酸化膜101の形成、At
によるソース、ゲート、ドレイン電極の形成などを行う
。第2図において14,15.16は各々ゲート、ソー
ス、ドレイン電極、100は酸化膜等の絶縁膜である。
釧のp形基板1上の一部分にボロンを5X1015ケ/
crn2の割合でイオン注入した後、抵抗率15Ω・α
の0層9を通常のエピタキシャル層によシ9μmの厚さ
に形成する。引き続き通常の半導体プロセス技術により
、n形層11を4μmの深さに、またn形層12,13
を2μmの深さに拡散形成する。n形層11の形成は比
較的高温度の熱拡散なので、p形層の形成と0層9のエ
ピタキシャル成長の両者の熱処理中にイオン注入された
ボロンが拡散されて、p影領域10を形成する。すなわ
ちエピタキシャル層9はp影領域10および11により
分離される。以下通常のMO8FET製造プロセス4用
いて、120 nmのゲート酸化膜101の形成、At
によるソース、ゲート、ドレイン電極の形成などを行う
。第2図において14,15.16は各々ゲート、ソー
ス、ドレイン電極、100は酸化膜等の絶縁膜である。
′本発明によればドレイン領域の分離を、基板中に埋込
まれた領域により行われている厚さ分だけ、低不純物濃
度層9を厚く出来、従って直列抵抗の改善を図ることが
できる。本発明の実施例では、同一寸法デバイスに対し
n層の直列抵抗は約1/2となった。上記実施例ではド
レイン領域の分離は埋込み層により実現されたが、半導
体表面から他の拡散層により行うことも可能である。第
3図は本発明の他の実施例の断面構造を示したものであ
る。p形層1上にn形エピタキシャル層13(1m9μ
m形成する工程は第1の実施例と同一であるが、本実施
例ではエピタキシャル層形成後、高不純物濃度のp形打
抜き拡散層17を形成する点が異っている。以下箱1の
実施例と同様のプロセスに従って、第3図に示した構造
のデバイスが実現された。直列抵抗の低減効果は第1の
実施例と同様である。第4図は本発明の他の実施例の断
面構造を示しだものである。本実施例の特徴は前記実施
例ではnチャネル素子の場合、高抵抗率のp形基板を用
いてMOSFET を構成していた。従ってドレインと
基板間の容量成分は小さくなるが、直列抵抗成分は犬き
くなシ、高周波動作におけるドレイン損失の原因となる
。本実施例ではこのドレイン損失の低減を図るため、低
抵抗率のp形基板18上に高抵抗率のn形層19をエピ
タキシャル成長したウェーハを用いている。n形層19
の形成後は前記実施例と同一の工程で実施した。
まれた領域により行われている厚さ分だけ、低不純物濃
度層9を厚く出来、従って直列抵抗の改善を図ることが
できる。本発明の実施例では、同一寸法デバイスに対し
n層の直列抵抗は約1/2となった。上記実施例ではド
レイン領域の分離は埋込み層により実現されたが、半導
体表面から他の拡散層により行うことも可能である。第
3図は本発明の他の実施例の断面構造を示したものであ
る。p形層1上にn形エピタキシャル層13(1m9μ
m形成する工程は第1の実施例と同一であるが、本実施
例ではエピタキシャル層形成後、高不純物濃度のp形打
抜き拡散層17を形成する点が異っている。以下箱1の
実施例と同様のプロセスに従って、第3図に示した構造
のデバイスが実現された。直列抵抗の低減効果は第1の
実施例と同様である。第4図は本発明の他の実施例の断
面構造を示しだものである。本実施例の特徴は前記実施
例ではnチャネル素子の場合、高抵抗率のp形基板を用
いてMOSFET を構成していた。従ってドレインと
基板間の容量成分は小さくなるが、直列抵抗成分は犬き
くなシ、高周波動作におけるドレイン損失の原因となる
。本実施例ではこのドレイン損失の低減を図るため、低
抵抗率のp形基板18上に高抵抗率のn形層19をエピ
タキシャル成長したウェーハを用いている。n形層19
の形成後は前記実施例と同一の工程で実施した。
第5図は本発明の他の実施例の断面構造を示したもので
MOSFETは、バイポーラトランジスタと集積化され
ている。すなわち高抵抗率p形基板20上に形成された
n形層21の厚さは、本発明によれば4μm〜30μm
程度まで厚く形成できるので、従って通常のバイポーラ
トランジスタが容易に集積可能となる。以下第5図′の
実施例全簡単に説明する。高抵抗率p形層20の一部分
にアンチモン’に1200Uで約12時間拡散して埋込
み層24を形成する。引き続きボロンを5×15ケ/c
rn2イオン注入した後n層21を9μmの厚さにエピ
タキシャル成長する。以下アイソレーションめための9
層23、コレクタ電極引出しのためのnJ’1ii30
、ベースおよびチャネルを形成するための9層25およ
び26を4μmの深さに拡散形成し、引き続きエミッタ
、ソースおよびドレインとなるn層27.28および2
9を2μmの深さに拡散形成する。ゲート酸化膜および
電極の形成は第1の実施例と同一のプロセスに従って実
施した。以上述べたように、本実施例によれば、第1の
実施例で述べた直列抵抗を改善したMOSFETを、従
来のバイポーラトランジスタと容易に集積化できること
が明らかである。
MOSFETは、バイポーラトランジスタと集積化され
ている。すなわち高抵抗率p形基板20上に形成された
n形層21の厚さは、本発明によれば4μm〜30μm
程度まで厚く形成できるので、従って通常のバイポーラ
トランジスタが容易に集積可能となる。以下第5図′の
実施例全簡単に説明する。高抵抗率p形層20の一部分
にアンチモン’に1200Uで約12時間拡散して埋込
み層24を形成する。引き続きボロンを5×15ケ/c
rn2イオン注入した後n層21を9μmの厚さにエピ
タキシャル成長する。以下アイソレーションめための9
層23、コレクタ電極引出しのためのnJ’1ii30
、ベースおよびチャネルを形成するための9層25およ
び26を4μmの深さに拡散形成し、引き続きエミッタ
、ソースおよびドレインとなるn層27.28および2
9を2μmの深さに拡散形成する。ゲート酸化膜および
電極の形成は第1の実施例と同一のプロセスに従って実
施した。以上述べたように、本実施例によれば、第1の
実施例で述べた直列抵抗を改善したMOSFETを、従
来のバイポーラトランジスタと容易に集積化できること
が明らかである。
第6図は更に他の実施例を示したもので、本実施例では
、第5図に示したp形埋込み層22を用いずに、高不純
物濃度のi曽32をドレイン分離に用いている。この場
合ドレイン損失が増加しない様にチャネルを形成するた
めの1層33と分離層32とは隣接して形成されている
。またMOSFET のソースSはバイポーラトランジ
スタのコレクタCと接続されており、従って第7図に示
すような、カスコード回路を構成している。本構造にお
いても、バイポーラトランジスタとの集積化は容易であ
る。
、第5図に示したp形埋込み層22を用いずに、高不純
物濃度のi曽32をドレイン分離に用いている。この場
合ドレイン損失が増加しない様にチャネルを形成するた
めの1層33と分離層32とは隣接して形成されている
。またMOSFET のソースSはバイポーラトランジ
スタのコレクタCと接続されており、従って第7図に示
すような、カスコード回路を構成している。本構造にお
いても、バイポーラトランジスタとの集積化は容易であ
る。
以上述べたように、本発明によれば、MOSFETの直
列抵抗を低減でき、かつバイポーラトランジスタとの集
積化も容易である。
列抵抗を低減でき、かつバイポーラトランジスタとの集
積化も容易である。
第1図は2重拡散形MO8FETの断面構造を示す図、
第2図、第3図、第4図、第5図および第6図は各々本
発明の実施例の断面構造を示す図、第7図は本発明の実
施例の等価回路の一例を示す図である。 1・・・p形基板、2・・・n形層、3・・・p形層、
4・・・n形層、9・・・n形層、10・・・p形層、
17・・・p形層、18・・・高濃度p形層、へ19・
・・p形層、23・・・p形層 1 図 第2図 01 ■7図 0
第2図、第3図、第4図、第5図および第6図は各々本
発明の実施例の断面構造を示す図、第7図は本発明の実
施例の等価回路の一例を示す図である。 1・・・p形基板、2・・・n形層、3・・・p形層、
4・・・n形層、9・・・n形層、10・・・p形層、
17・・・p形層、18・・・高濃度p形層、へ19・
・・p形層、23・・・p形層 1 図 第2図 01 ■7図 0
Claims (1)
- 1、導電型の半導体基体に形成された基体と反対の導電
型を有する第1の領域と、第1の領域に形成された基体
と同−導電型金布する第2の領域の表面の一部に導電チ
ャネルを形成する絶縁ゲート形電界効果トランジスタに
おいて、第2の領域の厚さが、第1の領域の厚さよシも
小さく、かつ該絶縁ゲート電界効果トランジスタのドレ
イン領域が、第2領域と同一導電型を有する第3の領域
により他の領域よシ分離されていることを特徴とする半
導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58127677A JPS6020555A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58127677A JPS6020555A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6020555A true JPS6020555A (ja) | 1985-02-01 |
JPH0433140B2 JPH0433140B2 (ja) | 1992-06-02 |
Family
ID=14965978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58127677A Granted JPS6020555A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6020555A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0758228A (ja) * | 1993-07-22 | 1995-03-03 | Philips Electron Nv | 集積化デバイス |
-
1983
- 1983-07-15 JP JP58127677A patent/JPS6020555A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0758228A (ja) * | 1993-07-22 | 1995-03-03 | Philips Electron Nv | 集積化デバイス |
Also Published As
Publication number | Publication date |
---|---|
JPH0433140B2 (ja) | 1992-06-02 |
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