JPS6020555A - 半導体装置 - Google Patents

半導体装置

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JPS6020555A
JPS6020555A JP58127677A JP12767783A JPS6020555A JP S6020555 A JPS6020555 A JP S6020555A JP 58127677 A JP58127677 A JP 58127677A JP 12767783 A JP12767783 A JP 12767783A JP S6020555 A JPS6020555 A JP S6020555A
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Takeaki Okabe
岡部　健明
Hideshi Ito
伊藤　秀史
Masatoshi Kimura
正利 木村
Mitsuzo Sakamoto
光造 坂本
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は絶縁ゲート電界効果トランジスタおよび、これ
を含む集積回路構造に関するものである。
〔発明の背景〕
２重拡散形絶縁ゲート電界効果トランジスタ（以下ＭＯ
８ＦＥＴ　と略記する）は、第１図に示すようにＸｐ形
基板１上に形成された低不純物濃度のｎ影領域２中に、
２重拡散によりｐ影領域３、ｎ影領域４を形成している
が、領域３はドレイ・ン領域２會取り囲み、しかも基板
１に到達する深さ以上に形成されている。ＭＯＳＦＥＴ
の高性能化は一般に短チヤネル化が知られているが、本
構造で短チヤネル化を実現すると、領域３の深さが浅く
なり、従ってｎ影領域２の厚さも薄くしなければならな
い。すなわち導電通路が狭くなることを意味し、直列抵
抗の増大を招く。またこのＭＯＳＦＥＴを集積回路素子
として使用する場合、薄い領域２は集積回路プロセスに
適合しない。
〔発明の目的〕
本発明は前述の欠点を改善するためになされたもので、
直列抵抗の低減と、集積回路との整合性の改善を目的と
している。
〔発明の概要〕
本発明では上記目的を達成するために低不純物濃度領域
を厚くして、しかもドレイン領域を分離するための領域
を設けた構造を提供する。
〔発明の実施例〕
第２図は本発明の実施例の断面構造を示すもので、ｎチ
ャネルの２重拡散形ＭＯ８ＦＥＴである。
本装置の製造法を以下簡単に説明する。抵抗率２０Ω・
釧のｐ形基板１上の一部分にボロンを５Ｘ１０１５ケ／
ｃｒｎ２の割合でイオン注入した後、抵抗率１５Ω・α
の０層９を通常のエピタキシャル層によシ９μｍの厚さ
に形成する。引き続き通常の半導体プロセス技術により
、ｎ形層１１を４μｍの深さに、またｎ形層１２，１３
を２μｍの深さに拡散形成する。ｎ形層１１の形成は比
較的高温度の熱拡散なので、ｐ形層の形成と０層９のエ
ピタキシャル成長の両者の熱処理中にイオン注入された
ボロンが拡散されて、ｐ影領域１０を形成する。すなわ
ちエピタキシャル層９はｐ影領域１０および１１により
分離される。以下通常のＭＯ８ＦＥＴ製造プロセス４用
いて、１２０　ｎｍのゲート酸化膜１０１の形成、Ａｔ
によるソース、ゲート、ドレイン電極の形成などを行う
。第２図において１４，１５．１６は各々ゲート、ソー
ス、ドレイン電極、１００は酸化膜等の絶縁膜である。
′本発明によればドレイン領域の分離を、基板中に埋込
まれた領域により行われている厚さ分だけ、低不純物濃
度層９を厚く出来、従って直列抵抗の改善を図ることが
できる。本発明の実施例では、同一寸法デバイスに対し
ｎ層の直列抵抗は約１／２となった。上記実施例ではド
レイン領域の分離は埋込み層により実現されたが、半導
体表面から他の拡散層により行うことも可能である。第
３図は本発明の他の実施例の断面構造を示したものであ
る。ｐ形層１上にｎ形エピタキシャル層１３（１ｍ９μ
ｍ形成する工程は第１の実施例と同一であるが、本実施
例ではエピタキシャル層形成後、高不純物濃度のｐ形打
抜き拡散層１７を形成する点が異っている。以下箱１の
実施例と同様のプロセスに従って、第３図に示した構造
のデバイスが実現された。直列抵抗の低減効果は第１の
実施例と同様である。第４図は本発明の他の実施例の断
面構造を示しだものである。本実施例の特徴は前記実施
例ではｎチャネル素子の場合、高抵抗率のｐ形基板を用
いてＭＯＳＦＥＴ　を構成していた。従ってドレインと
基板間の容量成分は小さくなるが、直列抵抗成分は犬き
くなシ、高周波動作におけるドレイン損失の原因となる
。本実施例ではこのドレイン損失の低減を図るため、低
抵抗率のｐ形基板１８上に高抵抗率のｎ形層１９をエピ
タキシャル成長したウェーハを用いている。ｎ形層１９
の形成後は前記実施例と同一の工程で実施した。
第５図は本発明の他の実施例の断面構造を示したもので
ＭＯＳＦＥＴは、バイポーラトランジスタと集積化され
ている。すなわち高抵抗率ｐ形基板２０上に形成された
ｎ形層２１の厚さは、本発明によれば４μｍ〜３０μｍ
程度まで厚く形成できるので、従って通常のバイポーラ
トランジスタが容易に集積可能となる。以下第５図′の
実施例全簡単に説明する。高抵抗率ｐ形層２０の一部分
にアンチモン’に１２００Ｕで約１２時間拡散して埋込
み層２４を形成する。引き続きボロンを５×１５ケ／ｃ
ｒｎ２イオン注入した後ｎ層２１を９μｍの厚さにエピ
タキシャル成長する。以下アイソレーションめための９
層２３、コレクタ電極引出しのためのｎＪ’１ｉｉ３０
、ベースおよびチャネルを形成するための９層２５およ
び２６を４μｍの深さに拡散形成し、引き続きエミッタ
、ソースおよびドレインとなるｎ層２７．２８および２
９を２μｍの深さに拡散形成する。ゲート酸化膜および
電極の形成は第１の実施例と同一のプロセスに従って実
施した。以上述べたように、本実施例によれば、第１の
実施例で述べた直列抵抗を改善したＭＯＳＦＥＴを、従
来のバイポーラトランジスタと容易に集積化できること
が明らかである。
第６図は更に他の実施例を示したもので、本実施例では
、第５図に示したｐ形埋込み層２２を用いずに、高不純
物濃度のｉ曽３２をドレイン分離に用いている。この場
合ドレイン損失が増加しない様にチャネルを形成するた
めの１層３３と分離層３２とは隣接して形成されている
。またＭＯＳＦＥＴ　のソースＳはバイポーラトランジ
スタのコレクタＣと接続されており、従って第７図に示
すような、カスコード回路を構成している。本構造にお
いても、バイポーラトランジスタとの集積化は容易であ
る。
〔発明の効果〕
以上述べたように、本発明によれば、ＭＯＳＦＥＴの直
列抵抗を低減でき、かつバイポーラトランジスタとの集
積化も容易である。
【図面の簡単な説明】
第１図は２重拡散形ＭＯ８ＦＥＴの断面構造を示す図、
第２図、第３図、第４図、第５図および第６図は各々本
発明の実施例の断面構造を示す図、第７図は本発明の実
施例の等価回路の一例を示す図である。 １・・・ｐ形基板、２・・・ｎ形層、３・・・ｐ形層、
４・・・ｎ形層、９・・・ｎ形層、１０・・・ｐ形層、
１７・・・ｐ形層、１８・・・高濃度ｐ形層、へ１９・
・・ｐ形層、２３・・・ｐ形層　１　図 第２図 ０１ ■７図 ０

Claims (1)

    【特許請求の範囲】
  1. １、導電型の半導体基体に形成された基体と反対の導電
    型を有する第１の領域と、第１の領域に形成された基体
    と同−導電型金布する第２の領域の表面の一部に導電チ
    ャネルを形成する絶縁ゲート形電界効果トランジスタに
    おいて、第２の領域の厚さが、第１の領域の厚さよシも
    小さく、かつ該絶縁ゲート電界効果トランジスタのドレ
    イン領域が、第２領域と同一導電型を有する第３の領域
    により他の領域よシ分離されていることを特徴とする半
    導体装置。
JP58127677A 1983-07-15 1983-07-15 半導体装置 Granted JPS6020555A (ja)

Priority Applications (1)

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JP58127677A JPS6020555A (ja) 1983-07-15 1983-07-15 半導体装置

Applications Claiming Priority (1)

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JP58127677A JPS6020555A (ja) 1983-07-15 1983-07-15 半導体装置

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JPS6020555A true JPS6020555A (ja) 1985-02-01
JPH0433140B2 JPH0433140B2 (ja) 1992-06-02

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ID=14965978

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JP58127677A Granted JPS6020555A (ja) 1983-07-15 1983-07-15 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758228A (ja) * 1993-07-22 1995-03-03 Philips Electron Nv 集積化デバイス

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758228A (ja) * 1993-07-22 1995-03-03 Philips Electron Nv 集積化デバイス

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JPH0433140B2 (ja) 1992-06-02

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