JPS59173868A - アドレス制御方式 - Google Patents
アドレス制御方式Info
- Publication number
- JPS59173868A JPS59173868A JP58049272A JP4927283A JPS59173868A JP S59173868 A JPS59173868 A JP S59173868A JP 58049272 A JP58049272 A JP 58049272A JP 4927283 A JP4927283 A JP 4927283A JP S59173868 A JPS59173868 A JP S59173868A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- buffer memory
- chips
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は特に６にの容量のバッファ・メモリのアドレス
制御方式に係シ、特に６にの容量のバッファ・メモリが
入力データ用と出力データ用のアドレス・カウンタを持
ち、これらのカウンタの値によシデータを入力したシ、
データを出力する制御を行う際に６にの２倍の１２にの
メモリ空間を仮定し、入力アドレスと出力アドレスとの
差の計算を容易にするようにしたアドレス制御方式に関
するものである。
制御方式に係シ、特に６にの容量のバッファ・メモリが
入力データ用と出力データ用のアドレス・カウンタを持
ち、これらのカウンタの値によシデータを入力したシ、
データを出力する制御を行う際に６にの２倍の１２にの
メモリ空間を仮定し、入力アドレスと出力アドレスとの
差の計算を容易にするようにしたアドレス制御方式に関
するものである。
〔技術の背景、従来技術及びその問題点〕例えば磁気デ
ィスク装置に対してデー、夕をリード／ライトするとき
、磁気ディスク制御装置にバッファ・メモリを設け、こ
れにリード／ライト・デー夕を一時記入する。このとき
バッファ・メモリはＦｉＦｏ （Ｆｉｒｓｔ−ｉｎ ｓ
Ｆｉｒｓｔ−ｏｗｔ）的に使用される。
ィスク装置に対してデー、夕をリード／ライトするとき
、磁気ディスク制御装置にバッファ・メモリを設け、こ
れにリード／ライト・デー夕を一時記入する。このとき
バッファ・メモリはＦｉＦｏ （Ｆｉｒｓｔ−ｉｎ ｓ
Ｆｉｒｓｔ−ｏｗｔ）的に使用される。
ところで、このバッファ・メモリの容量が２ Ｋ。
４に、８に、１６Ｋ・・・・・・というように ２ｎ
の構成であれば、２倍空間を仮定しても入力アドレス
は２ｎ の大きさ分の下位ビットのみをみればバッファ
・メモリにアクセスできるので、最上位ビットを考慮せ
ずにアクセス゛可能となるのでアドレスやチップセレク
トに劉して特別なことをする必要はない。したがって、
従来、このよりな２ｎ の容量のバッファ・メモリを使
用して２倍空間を仮定したときでもそのアドレスやチッ
プセレクトに対する特別な回路構成をとる必要はなかっ
た。
の構成であれば、２倍空間を仮定しても入力アドレス
は２ｎ の大きさ分の下位ビットのみをみればバッファ
・メモリにアクセスできるので、最上位ビットを考慮せ
ずにアクセス゛可能となるのでアドレスやチップセレク
トに劉して特別なことをする必要はない。したがって、
従来、このよりな２ｎ の容量のバッファ・メモリを使
用して２倍空間を仮定したときでもそのアドレスやチッ
プセレクトに対する特別な回路構成をとる必要はなかっ
た。
しかしながら実装上の制約とか２回路構成の都合等によ
シロにの容量のバッファ・メモリを使用することが必要
となることがある。そうすると。
シロにの容量のバッファ・メモリを使用することが必要
となることがある。そうすると。
上位ビットを無視して下位ヒツトのみによりバッファ・
メモリをアクセスすることはできない。
メモリをアクセスすることはできない。
本発明の目的は、このような問題を改善して６Ｋ（Ｄア
ドレスを有するバッファ・メモリを使用した場合でもそ
の下位の特定数のビットによシ入出力用のアドレスの管
理を容易にするために、アドレス空間を実容量６にの２
倍の１２Ｋにした場合においてもその仮想アドレスをバ
ッファ・メモリのアクセスに必要な実ブトレスに変換す
るアドレス制御方式を提供することである。
ドレスを有するバッファ・メモリを使用した場合でもそ
の下位の特定数のビットによシ入出力用のアドレスの管
理を容易にするために、アドレス空間を実容量６にの２
倍の１２Ｋにした場合においてもその仮想アドレスをバ
ッファ・メモリのアクセスに必要な実ブトレスに変換す
るアドレス制御方式を提供することである。
この目的を達成するために２本発明のアドレス制御方式
では、データ入力用のアドレス・カウンタとデータ出力
用のアドレス・カウンタとノ（ソファ・メモリを備え、
データを上記バッファ・メモリに入力後このバッファ・
メモリが空いているときに出力するように使用７するよ
うにしたメモリ回路において、上記バッファ番メモリを
アドレスに応じて複数のチップで構成するとともにこれ
らのチップを選択するチップセレクト発生手段を設け。
では、データ入力用のアドレス・カウンタとデータ出力
用のアドレス・カウンタとノ（ソファ・メモリを備え、
データを上記バッファ・メモリに入力後このバッファ・
メモリが空いているときに出力するように使用７するよ
うにしたメモリ回路において、上記バッファ番メモリを
アドレスに応じて複数のチップで構成するとともにこれ
らのチップを選択するチップセレクト発生手段を設け。
上記入力アドレス・カウンタの上位の特定ビットを上記
チップセレクト発生手段によシブコードして特定のチッ
プを選択し、この選択されたチップと上記入力用アドレ
ス・カウンタの下位ビットにより実アドレス空間を定め
るようにしたことを特徴とする。
チップセレクト発生手段によシブコードして特定のチッ
プを選択し、この選択されたチップと上記入力用アドレ
ス・カウンタの下位ビットにより実アドレス空間を定め
るようにしたことを特徴とする。
本発明の一実施例を第１１二第３図にもとづき説明する
。
。
第１図は本発明の一実施例構成図、第２図はメモリ構成
説明図、第３図はアドレス説明図である。
説明図、第３図はアドレス説明図である。
図中、１はデコーダ、２〜４は２’Ｋ Ｘ ８ピツトの
データ用のメモリ・チップ、５，６は４に×１ビットの
パリティ用のメモリ・チップ、７〜９はアンド回路、１
０．１１はナンド回路、１２゜１３はインバータである
。
データ用のメモリ・チップ、５，６は４に×１ビットの
パリティ用のメモリ・チップ、７〜９はアンド回路、１
０．１１はナンド回路、１２゜１３はインバータである
。
デコーダ１はバッファ・メモリへのアクセス・アドレス
ＡＯ〜Ａ１５ のうち、 Ａｌｌ 、 Ａｌａ、Ａ
１３のアドレスをデコードしてこれに応じてアンド回路
７〜９よシ選択的にバッファ・メモリのデータ用メモ゛
りを構成するメモリ・チップ２．３；４へのチップ・セ
レクト信°号Ｃ８を出力するものである。
ＡＯ〜Ａ１５ のうち、 Ａｌｌ 、 Ａｌａ、Ａ
１３のアドレスをデコードしてこれに応じてアンド回路
７〜９よシ選択的にバッファ・メモリのデータ用メモ゛
りを構成するメモリ・チップ２．３；４へのチップ・セ
レクト信°号Ｃ８を出力するものである。
メモリ・チップ２〜４はバッファ舎メモリのうちデータ
がセットされるものであシ、パリティ用のメモリ・チッ
プ５９．６とともにバッファ・メモリを構成する。
がセットされるものであシ、パリティ用のメモリ・チッ
プ５９．６とともにバッファ・メモリを構成する。
バッファ・メモリは、第２図に示す如く構成されている
。
。
このバッファ・メモリはデータが記入されるデータ用の
メモリ・チップ２〜４及びノぞリテイ・ビットが記入さ
れるパリティ用のメモリ・チップ５゜６等により構成さ
れているが、メモ′す・チップ２は実アドレスが０１（
−１にの範囲のものであシ。
メモリ・チップ２〜４及びノぞリテイ・ビットが記入さ
れるパリティ用のメモリ・チップ５゜６等により構成さ
れているが、メモ′す・チップ２は実アドレスが０１（
−１にの範囲のものであシ。
データ用のメモリ・チップ３は実アドレスが２″に〜３
にの範囲のものでラシ、メモリ・チップ４は実アドレス
が４に〜５にの範囲のものである。そしてパリティ用の
メモリ・チップ５は実アドレスがＯＫ〜３にの範囲のも
のであり、メモリ・チップ６は実アドレスが４〜５にの
範囲のものである。
にの範囲のものでラシ、メモリ・チップ４は実アドレス
が４に〜５にの範囲のものである。そしてパリティ用の
メモリ・チップ５は実アドレスがＯＫ〜３にの範囲のも
のであり、メモリ・チップ６は実アドレスが４〜５にの
範囲のものである。
本発明では、入力アドレスについては）くソファ・メモ
リの容量が６にバイトであるのに対してその２倍の１２
にバイトと仮定しておシ、第２図点線で示す如（，６に
−ＢＫの範囲を仮想する。そしてこの６に−ＢＫの仮想
アドレスを第２図の実線で示す如く各メモリ・チップに
対応させる。すなわち入力アドレス６に〜７Ｋに対して
はメモリ・チップ２に記入し、８に〜“９Ｋに対しては
メモリ・チップ３に記入し、ＡＫ−ＢＫに対してはメモ
リ・チップ４に記入する。パリティピットに対しても同
様に、６に〜９Ｋに対してはメモリ・チップ５に記入り
、ＡＫ−ＢＫに対してはメモリ・チップ６に記入する。
リの容量が６にバイトであるのに対してその２倍の１２
にバイトと仮定しておシ、第２図点線で示す如（，６に
−ＢＫの範囲を仮想する。そしてこの６に−ＢＫの仮想
アドレスを第２図の実線で示す如く各メモリ・チップに
対応させる。すなわち入力アドレス６に〜７Ｋに対して
はメモリ・チップ２に記入し、８に〜“９Ｋに対しては
メモリ・チップ３に記入し、ＡＫ−ＢＫに対してはメモ
リ・チップ４に記入する。パリティピットに対しても同
様に、６に〜９Ｋに対してはメモリ・チップ５に記入り
、ＡＫ−ＢＫに対してはメモリ・チップ６に記入する。
ところでメモリ・チップ２，３．４は、上記の如＜２に
バイトの容量であり、゛第３図に示す如く。
バイトの容量であり、゛第３図に示す如く。
ＡＯ−Ａｌｏ ４ テノ１１ビットでぞのアドレス管理
示することができる。
示することができる。
そしてＡｌｌ〜Ａ１３の３ピツ）・のアドレスにょシＯ
Ｋ〜ＩＫ、２に〜３に、４に〜５Ｋｌ ｏｌ（〜’ｉ’
、に、８）（〜９に、ＡＫ−ＢＫの範囲を解読すること
ができる。この場合、上記の如＜６に〜７にはＯＫ〜Ｉ
Ｋの場合と同様にメモリ・チップ２を指定してお凱 ｓ
Ｋ 〜９には２に〜３にと同様にメモリ・チップ３を指
定し、ＡＫ−ＢＫは４に〜５にと同様にメモリ・チップ
４を指定している。
Ｋ〜ＩＫ、２に〜３に、４に〜５Ｋｌ ｏｌ（〜’ｉ’
、に、８）（〜９に、ＡＫ−ＢＫの範囲を解読すること
ができる。この場合、上記の如＜６に〜７にはＯＫ〜Ｉ
Ｋの場合と同様にメモリ・チップ２を指定してお凱 ｓ
Ｋ 〜９には２に〜３にと同様にメモリ・チップ３を指
定し、ＡＫ−ＢＫは４に〜５にと同様にメモリ・チップ
４を指定している。
それ故、デコーダ１にょシアドレス信号のうちＡｌｌ〜
Ａ１３を解読して、これに応じてアンド回路７．８，９
よシメモリ・チップ２，３．４に対し選択的にチップ・
セレクト信号Ｃ８を出力し、このチップ・セレクト信号
Ｃ８によシ指定されたメモリ・チップに対しアドレス信
号の下位１１ビツトＡＯ〜ＡＩＯによシ指定されたアド
レス領域にアクセスすることによシ、所定の領域にアク
セスすることができる。かくして６に−ＢＫの仮想アド
レス空間はＯＫ〜５にのアドレス空間に必らず変換され
ることになる。
Ａ１３を解読して、これに応じてアンド回路７．８，９
よシメモリ・チップ２，３．４に対し選択的にチップ・
セレクト信号Ｃ８を出力し、このチップ・セレクト信号
Ｃ８によシ指定されたメモリ・チップに対しアドレス信
号の下位１１ビツトＡＯ〜ＡＩＯによシ指定されたアド
レス領域にアクセスすることによシ、所定の領域にアク
セスすることができる。かくして６に−ＢＫの仮想アド
レス空間はＯＫ〜５にのアドレス空間に必らず変換され
ることになる。
なお第１図において、ゲート信号は「１」が出力されて
おシ、シたがってメモリ・チップ２または３が選択され
ているときアンド回路９は「０」を出力するので、イン
バータ１３は「１」を出力し、ナンド回路１１はｌ’−
ＯＪを出力するが、ナンド回路１０は「１」を出力して
メモリ・チップ５を選択するチップ・セレクト信号Ｃ８
が印加されることになる。そしてメモリ・チップ４が選
択されているときはアンド回路９から「１」が出力され
るので、ナンド回路１１は「１」を出力してメモリ・チ
ップ６が選択されることになるが、このときナンド回路
ｌｏは「ｏ」を出力するのでメモリ・チップ５は非選択
となる。
おシ、シたがってメモリ・チップ２または３が選択され
ているときアンド回路９は「０」を出力するので、イン
バータ１３は「１」を出力し、ナンド回路１１はｌ’−
ＯＪを出力するが、ナンド回路１０は「１」を出力して
メモリ・チップ５を選択するチップ・セレクト信号Ｃ８
が印加されることになる。そしてメモリ・チップ４が選
択されているときはアンド回路９から「１」が出力され
るので、ナンド回路１１は「１」を出力してメモリ・チ
ップ６が選択されることになるが、このときナンド回路
ｌｏは「ｏ」を出力するのでメモリ・チップ５は非選択
となる。
なお、第１図において、アドレス信号ＡＯ〜Ａ １６及
びゲート信号は図示省略したＤＭＡＣ（ダイレクト・メ
モリ・アクセス制御装置）より出力され。
びゲート信号は図示省略したＤＭＡＣ（ダイレクト・メ
モリ・アクセス制御装置）より出力され。
データは図示省略したデータ・バスにょシ送出される。
そして入力アドレスがＣＫのアドレスのとき。
出力アドレスが必らず６Ｋを越えているので、この時点
で入力アドレス及び出力アドレスから６Ｋを引いて実ア
ドレスに戻しておく。
で入力アドレス及び出力アドレスから６Ｋを引いて実ア
ドレスに戻しておく。
なお１本発明において実容ｔ６にの２倍分のアドレス空
間を用意する理由は、６にの境界を越えている際中にア
ドレスを実アドレスに変更できないためと、入力アドレ
スが６Ｋを越えた時点で実アドレスの零からに変更して
しまうとアドレス差計算かやシにくいためである。
間を用意する理由は、６にの境界を越えている際中にア
ドレスを実アドレスに変更できないためと、入力アドレ
スが６Ｋを越えた時点で実アドレスの零からに変更して
しまうとアドレス差計算かやシにくいためである。
また６Ｋを越えるとパリティ用のメモリもＯＫ〜３に用
のメモリ・チップ５に変換される。このため実際は、パ
リティ用のメモリ嗜チップ６の後半分の２に部分は使用
されない。
のメモリ・チップ５に変換される。このため実際は、パ
リティ用のメモリ嗜チップ６の後半分の２に部分は使用
されない。
ｔのように２本発明では、６に容量のバッファ・メモリ
をＦｉ Ｆｏ的に使用した場合、入力アドレスと出力ア
ドレスの差は決して６に以上にならないことに着目しく
例えば出力アドレスが０であるとすると入力アドレスは
５ＦＦＦであシ、決して６０００にはならない。これは
バッファ・メモリが６にであることによる）、これの倍
の１２にの空間を仮定することにより（例えば出力アド
レスが５ＦＦＦであれば入力アドレスはＢＦＦＥつまシ
実アドレスでは５ＦＦＥ）、入出力のアドレス差計算を
容易にすることができる。もし実アドレスでアドレス差
計算を行うとき５ ＦＦＦ −５ＦＦＦとなシ、答がマ
イナスの値となるためアドレス差計算が容易ではないが
、ＢＦＦＥ−５ＦＦＦの計算は答が正のため容易である
。
をＦｉ Ｆｏ的に使用した場合、入力アドレスと出力ア
ドレスの差は決して６に以上にならないことに着目しく
例えば出力アドレスが０であるとすると入力アドレスは
５ＦＦＦであシ、決して６０００にはならない。これは
バッファ・メモリが６にであることによる）、これの倍
の１２にの空間を仮定することにより（例えば出力アド
レスが５ＦＦＦであれば入力アドレスはＢＦＦＥつまシ
実アドレスでは５ＦＦＥ）、入出力のアドレス差計算を
容易にすることができる。もし実アドレスでアドレス差
計算を行うとき５ ＦＦＦ −５ＦＦＦとなシ、答がマ
イナスの値となるためアドレス差計算が容易ではないが
、ＢＦＦＥ−５ＦＦＦの計算は答が正のため容易である
。
、本発明によれば６にのバッファ・メモリをＦｉＦ。
のように使用するとき入出力用のアドレス管理を容°易
にすることができる。したがって２にのメモリ・チップ
を４個使用して構成した８にのバッファ・メモリを使用
する場合よシ、コストを安くでき、メモリ・チップの実
装ス４−スもわずかに節約することができる。
にすることができる。したがって２にのメモリ・チップ
を４個使用して構成した８にのバッファ・メモリを使用
する場合よシ、コストを安くでき、メモリ・チップの実
装ス４−スもわずかに節約することができる。
第１図は本発明の一実施例構成図、第２図はメモリ構成
説明図、第３図はアドレス説明図である。 図中、１はデコーダ、２〜４はデータ用のメモリ・チッ
プ、５，６はパリティ用のメモリ・チップ、７〜９はア
ンド回路、１０，１１はナンド回路、１２．１３はイン
バータである。 特許出願人 富士通株式会社
説明図、第３図はアドレス説明図である。 図中、１はデコーダ、２〜４はデータ用のメモリ・チッ
プ、５，６はパリティ用のメモリ・チップ、７〜９はア
ンド回路、１０，１１はナンド回路、１２．１３はイン
バータである。 特許出願人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 データ入力用のアドレス・カウンタとデータ出力用のア
ドレス・カウンタとバッファ・メモリを備え、データを
上記バッファ・メモリに人力後このバッファ・メモリが
空いているときに出力するように使用するようにしたメ
モリ回路において。 上記バッファ・メモリをアドレスに応じて複数のチップ
で構成するとともにこれらのチップを選択するチップセ
レクト発生手段を設け、上記入力アドレスΦカウンタの
上位の特定ビットを上記チップセレクト発生手段によシ
ブコードして特定のチップを選択し、この選択されたチ
ップと上記入力用アドレス・カウンタの下位ビットによ
シ実アドレス空間を定めるようにしたことを特徴とする
アドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049272A JPS59173868A (ja) | 1983-03-24 | 1983-03-24 | アドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049272A JPS59173868A (ja) | 1983-03-24 | 1983-03-24 | アドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59173868A true JPS59173868A (ja) | 1984-10-02 |
Family
ID=12826200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049272A Pending JPS59173868A (ja) | 1983-03-24 | 1983-03-24 | アドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59173868A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6261135A (ja) * | 1985-09-11 | 1987-03-17 | Nec Corp | キヤツシユメモリ |
-
1983
- 1983-03-24 JP JP58049272A patent/JPS59173868A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6261135A (ja) * | 1985-09-11 | 1987-03-17 | Nec Corp | キヤツシユメモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59173868A (ja) | アドレス制御方式 | |
| JPH0562380B2 (ja) | ||
| JPS58158754A (ja) | 制御システム | |
| JP3931593B2 (ja) | データ書込回路 | |
| JPH07334420A (ja) | 拡張メモリ制御回路 | |
| JPH0462648A (ja) | 記憶装置 | |
| JP2845491B2 (ja) | グラフデータのプレーンパツク変換回路 | |
| JPS58137066A (ja) | 計算機システムのメモリアクセス制御方法 | |
| JPS6143362A (ja) | 集積回路装置 | |
| JPH03191450A (ja) | メモリーカードの不良チップ代替え回路 | |
| JPH0219921A (ja) | ファースト・イン・ファースト・アウト・メモリ | |
| JP3251265B2 (ja) | メモリ出力制御回路 | |
| JPS59114657A (ja) | マイクロコンピユ−タのメモリ用インタ−フエイス回路 | |
| JPH0793039B2 (ja) | メモリアドレス制御回路 | |
| JPH05189304A (ja) | 半導体記憶装置 | |
| JPS6121541A (ja) | 記憶回路 | |
| JPS58150184A (ja) | 記憶装置 | |
| JPH10105475A (ja) | パリティメモリ装置およびパリティメモリ回路 | |
| JPS6093508A (ja) | プロセス信号の入出力方法 | |
| JPS62298990A (ja) | 高速メモリ装置 | |
| JPS62154286A (ja) | 書き替え可能メモリに対するライト・アクセス方式 | |
| JPS63234490A (ja) | メモリ素子 | |
| JPH04268936A (ja) | メモリ装置 | |
| JPH09305444A (ja) | カバレッジメモリ | |
| JPS62260242A (ja) | 連続デ−タ用大容量メモリ装置 |