JPS62260242A - 連続デ−タ用大容量メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像情報格納機、画像編集処理端末等に利用
する連続アクセスの大容量情報を格納する大容量メモリ
装置に関する。

従来の技術 第３図は従来の大容量メモリ装置の構成を示している。

第３図において、１は大容量メモリ装置、２　（２ａ〜
２ｎ）は大容量メモリを分割したブロックである。３は
ブロック選択線、４はメモリ制御線、５はデータ線、６
はアドレス線であり、大容量メモリ装置から外部へ提供
されている。この種の大容量メモリ装置１は、大容量メ
モリを複数のブロック２ａ〜２ｎに分割し、ブロック選
択線３、メモリ制御線４、データ線５、アドレス線６を
外部に提供しており、ブロック選択線３、アドレス線６
を設定することによって、任意ブロック２内の任意のア
ドレスのメモリ内容をランダムにアクセス出来るように
構成されている。

発明が解決しようとする問題点 しかしながら、上記従来の大容量メモリ装置では、外部
に提供される線が多数であるために外部と大容量メモリ
装置との接続が複雑になり、限られた空間内で接続する
ことができないという間項があった。

本発明はこのような従来の問題点を解決するものであり
、アドレス線を省略できる優れた大容量メモリ装置を提
供することを目的とするものである。

問題点を解決するための手段 本発明は、上記目的を達成するためにブロック内に専用
アドレスカラ／りを設け、ブロック内アドレスをブロッ
ク内で制御するように構成したものである。

作用 したがって、本発明によれば、ブロック内に専用アドレ
スカウンタを設はブロック内アドレスをブロック内で制
御するため大容量メモリ装置から外部へ提供する線を少
なくすることができ、また大容量メモリ装置との接続を
容易にし、さらに少ない空間での接続ができるという効
果を有する。

実施例 第１図、第２図は本発明の一実施例の構成を示すもので
ある。第２図において、大容量メモリ装置７は複数のブ
ロック８　（８３〜８ｎ）により構成されている。９〜
１２は大容量メモリ装置７への入出力線を示すものであ
り、９はブロック選択線、１０はメモリ制御線、１１は
データ線、１２はアドレスカウンタ制御線であり、これ
らはいずれも各ブロック８に並列に接続されている。第
３図の構成との差異は、第２図の構成ではアドレス線６
０代りにアドレスカウンタ制御線１２が用いられており
、その結果アドレス関係の線の数が大巾に減少させられ
る点にある。

次に第１図はブロック８の具体構成例を示しており、１
３はメモリ制御回路、１４はメモリ・セル群、１５は専
用のアドレスカウンタである。メモリ制御回路１３でＣ
３，ＲＤ、　ＷＴ＆まそれぞれブロック選択線９に接続
されたチップセレクト端子、メモリ制御線′１０に接続
されたリード端子及びライト端子である。Ｄ１〜Ｄｎは
データ線１１に接続されたデータ端子である。アドレス
カウンタ１５で、Ｃ８はブロック選択線９に接続された
チップセレクト端子、Ｕはアップ端子、ＲＥＳはアドレ
スカウンタ制御線１２に接続されたリセット　（クリア
）端子である。１６はＮＯＲゲートであり、リード端子
ＲＤ、ライト端子ＷＴを入力とし、出力はアップ端子Ｕ
に接続されている。

次に実施例の動作について第１図、第２図により説明す
る。上記実施例において、いかなる動作においても先立
ってブロック選択線９によるブロックの選択が行なわれ
る。まず、アドレスカウンタ制御線１２により専用のア
ドレスカウンタ１５をクリアするとブロック８内のアド
レスがメモリセル解重４の先頭番地を指示する。そして
、データ線１１上に書込みデータを用意し、メモリ制御
線１０のライト命令をライト端子ＷＴに発すると専用の
アドレスカウンタ１５が指示している番地にデータを書
込む。さらに、専用のアドレスカウンタ１２をＮＯＲゲ
ート１６を介してライト命令をアップ端子Ｕに入力して
インクリメントし、メモリセル群１４の次番地を指示す
る。この手順を繰り返し、ブロック８内に連続データを
書込む。次に、連続データの読出しは、専用のアドレス
カウンタ１５をクリアし、ブロック８内アドレスをメモ
リ・セル群１４の先頭番地にもどし、メモリ制御線１０
のリード命令をリード端子ＲＤに発し、ライト動作と同
様に繰り返し、データの読み出しを行なう。

このよう尾、上記実施例によれば、連続データ用大容量
メモリ装置７に対してブロック８３〜８ｎの選択をし、
メモリ制御線１０を操作すること【より、アドレスを指
定することなく連続データのアクセスができるという利
点を有する。また、上記実施例によれば、大容量メモリ
装置に対してアドレス１ＩＪ６を省略できるという効果
を有する。

発明の効果 本発明は上記実施例より明らかなように連続データの格
納に際して大容量メモリ装置のブロック内だそれぞれア
ドレスカウンタを設けることによりアドレス線を省略し
たものであり、アドレスを指定することなく連続データ
をアクセスできるという利点を有する。そして、更にア
ドレス線が省略できるため少ない空間で大容量メモリ装
置を接続できるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例における連続データ用大容量
メモリ装置の要部ブロック図、第２図は同装置の全体構
成を示すブロック図、第３図は従来の大容量メモリ装置
のブロック図である。 ８・・・ブロック、９・・・ブロック選択線、１０・・
・メモリ制御線、１１・・・データ線、１２・・・アド
レスカウンタ制御ｉ１！］線、１３・・・メモリ制御回
路、１４・・・メモリ・セル群、１５・・・アドレスカ
ウンタ。

Claims (1)

【特許請求の範囲】
1. 大容量メモリを複数のブロックに分割し、前記ブロック
   毎にアドレスカウンタを設け、前記大容量メモリのブロ
   ック内アドレス制御を前記アドレスカウンタで行うよう
   にした連続データ用大容量メモリ装置。