JPS58150184A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS58150184A JPS58150184A JP57032785A JP3278582A JPS58150184A JP S58150184 A JPS58150184 A JP S58150184A JP 57032785 A JP57032785 A JP 57032785A JP 3278582 A JP3278582 A JP 3278582A JP S58150184 A JPS58150184 A JP S58150184A
- Authority
- JP
- Japan
- Prior art keywords
- address
- shift register
- signal
- address signal
- signal output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電子計算機に実装される記憶装置に関するも
のである。
のである。
第１図は従来のこの種の記憶装置の一例を示すブロック
図であり、図において（１）はアドレスバッファ、（２
）はアドレスデコーダ、（３）はアドレスデコーダ（２
）からのアドレス信号出力線、（４）はメモリアレイ、
（５）ｔｉデータバッファである。
図であり、図において（１）はアドレスバッファ、（２
）はアドレスデコーダ、（３）はアドレスデコーダ（２
）からのアドレス信号出力線、（４）はメモリアレイ、
（５）ｔｉデータバッファである。
次に動作について説明する。アドレスバッファ（１）の
内容はアドレスデコーダ（２）Ｋよってデコードされ、
アドレス信号出力線（３）の１ラインだけが選択され所
定の論理の信号が出力される。読み出し時には、選択さ
れたアドレスのメモリアレイ（４）の内容がデータバッ
ファ（５１Ｋ Ｍみ出され、書き込み時ＶＣ＃ｉ、デー
タバッファ（５）の内容がメモリアレイ（４）の選択さ
れたアドレスに格納される。
内容はアドレスデコーダ（２）Ｋよってデコードされ、
アドレス信号出力線（３）の１ラインだけが選択され所
定の論理の信号が出力される。読み出し時には、選択さ
れたアドレスのメモリアレイ（４）の内容がデータバッ
ファ（５１Ｋ Ｍみ出され、書き込み時ＶＣ＃ｉ、デー
タバッファ（５）の内容がメモリアレイ（４）の選択さ
れたアドレスに格納される。
従来の配憶装置は以上のように構成されているので、ス
タックとして用いる時や、了レイ型データに対してアク
セスする時などのように前回アクセスしたアドレスに隣
接したアドレスに対してアクセスする時も、アドレスバ
ッファｆｌ＋の内容を変えねばならず、アドレスバッフ
ァ（１）の内容の変更時間及びアドレスデコーダ（２）
による遅延時間がメモリアクセスの高速性を妨げるとい
う欠点があった。また、メモリアレイ（４）がＯＲ回路
の場合にも、１本のアドレス線しか選択されないので、
２つ以上のアドレスの内容のＯＲを記憶装置内部でとる
ことが不可能であった。
タックとして用いる時や、了レイ型データに対してアク
セスする時などのように前回アクセスしたアドレスに隣
接したアドレスに対してアクセスする時も、アドレスバ
ッファｆｌ＋の内容を変えねばならず、アドレスバッフ
ァ（１）の内容の変更時間及びアドレスデコーダ（２）
による遅延時間がメモリアクセスの高速性を妨げるとい
う欠点があった。また、メモリアレイ（４）がＯＲ回路
の場合にも、１本のアドレス線しか選択されないので、
２つ以上のアドレスの内容のＯＲを記憶装置内部でとる
ことが不可能であった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、ア・ドレスデコーダとメモリアレ
イの間にシフトレジスタを接続し、このシフトレジスタ
を制御して前回アクセスしたアドレスに隣接したアドレ
スに対して高速にアクセスすることができ、また、２つ
以上のアドレスの内容のＯＲを装置内部でとることがで
きる記憶装置を提供することを目的としている。
めになされたもので、ア・ドレスデコーダとメモリアレ
イの間にシフトレジスタを接続し、このシフトレジスタ
を制御して前回アクセスしたアドレスに隣接したアドレ
スに対して高速にアクセスすることができ、また、２つ
以上のアドレスの内容のＯＲを装置内部でとることがで
きる記憶装置を提供することを目的としている。
以下、この発明の一実施例を図について説明する。第２
図はこの発明の一実施例を示すブロック図であり、図に
おいて（１） 、 （２） 、 ｆ３） 、 （４）
、 （５）は第１図の同一符号と同一または相当する部
分を示し、（６） Ｆｉアドレス信号出力線（３）を経
て信号が入力しアドレス信号入力ｉ１！ （７）を経て
信号を出力するシフトレジスタ、（８）はシフトレジス
タ＜６）を制御する制御回路である。
図はこの発明の一実施例を示すブロック図であり、図に
おいて（１） 、 （２） 、 ｆ３） 、 （４）
、 （５）は第１図の同一符号と同一または相当する部
分を示し、（６） Ｆｉアドレス信号出力線（３）を経
て信号が入力しアドレス信号入力ｉ１！ （７）を経て
信号を出力するシフトレジスタ、（８）はシフトレジス
タ＜６）を制御する制御回路である。
次に動作について説明する。アドレスバッファ（１）の
内容はアドレスデコーダ（２） Ｋよってデコードされ
、アドレス信号出力線（３）の１ラインだけが選択され
所定の論理の信号が出力される。シフトレジスタ（６）
ｔｊ制御回路（８）の制御により次のような動作の１
つを選択する。
内容はアドレスデコーダ（２） Ｋよってデコードされ
、アドレス信号出力線（３）の１ラインだけが選択され
所定の論理の信号が出力される。シフトレジスタ（６）
ｔｊ制御回路（８）の制御により次のような動作の１
つを選択する。
（ＩＬ） アドレス信号出力線（３）の信号をそのま
まアドレス信号人力１！ （７） Ｋ流し、シフトレジ
スタ（６）ハその信号をラッチする。
まアドレス信号人力１！ （７） Ｋ流し、シフトレジ
スタ（６）ハその信号をラッチする。
（ｂ） アドレス信号出力線（３）の信号をそのまま
アドレス信号入力線（７） Ｋ流すが、シフトレジスタ
（６）はその信号をラッチしりい。
アドレス信号入力線（７） Ｋ流すが、シフトレジスタ
（６）はその信号をラッチしりい。
（ｅ） アドレス信号出力線（３）の信号と、シフト
レジスタ（６）の内容のＯＲをとり、それをラッチする
。
レジスタ（６）の内容のＯＲをとり、それをラッチする
。
（ａ） シフトレジスタ（６）の内容をアドレス信号
入力線（７）に流す。
入力線（７）に流す。
（＠） アドレス信号出力線（３）の信号と、シフト
レジスタ（６）の内容のＯＲをアドレス信号入力線（７
）に流す。信号はラッチしない。
レジスタ（６）の内容のＯＲをアドレス信号入力線（７
）に流す。信号はラッチしない。
（ｆ） シフトレジスタ（６）の内容をアドレスの上
位方向にシフトする。
位方向にシフトする。
（ｇ） シフトレジスタ（６）の内容をアドレスの下
位方向にシフトする。
位方向にシフトする。
読み出し時には、アドレス信号入力線（７）のセットさ
れたアドレスのメモリプレイ（４）の内容がデータバッ
ファ（５）に読み出され、書き込み時には、データバッ
ファ（５）の内容がメモリアレイ（４）のアドレス信号
入力線（７）のセットされたアドレスのそれぞれに格納
される。
れたアドレスのメモリプレイ（４）の内容がデータバッ
ファ（５）に読み出され、書き込み時には、データバッ
ファ（５）の内容がメモリアレイ（４）のアドレス信号
入力線（７）のセットされたアドレスのそれぞれに格納
される。
以下、計算機装置内に実装した場合について、４つの例
により動作を説明する。
により動作を説明する。
（Ｉ）通常の記憶装置として使用するときには、シフト
レジスタ（６）に（ｂ）の動作をさせるととＫより従来
の記憶装置と同じ読み出し書き込みを行なうＯ （曹） プレイ型データに対して順次にアクセスを行
なうときには、了レイ型データの巖初のアドレスをアド
レスバッファ（１）＆Ｃ格納し、アドレスデコーダ（２
）ニよってデコードする。シフトレジスタ（６） Ｋ
（−の動作をさせアドレス信号出力線（３）の信号をそ
のままアドレス信号入力線（７） Ｋ Ｒすとともに、
信号をラッチする。以上のようＫしてまず最初のアドレ
スに対するアクセスを行なう。
レジスタ（６）に（ｂ）の動作をさせるととＫより従来
の記憶装置と同じ読み出し書き込みを行なうＯ （曹） プレイ型データに対して順次にアクセスを行
なうときには、了レイ型データの巖初のアドレスをアド
レスバッファ（１）＆Ｃ格納し、アドレスデコーダ（２
）ニよってデコードする。シフトレジスタ（６） Ｋ
（−の動作をさせアドレス信号出力線（３）の信号をそ
のままアドレス信号入力線（７） Ｋ Ｒすとともに、
信号をラッチする。以上のようＫしてまず最初のアドレ
スに対するアクセスを行なう。
了レイ型データの次のアドレスにアクセスするときＫＦ
ｉ、シフトレジスタ（６） Ｋ （ｆ）の動作をさせ、
次Ｋ （ｄ）の動作をさせることにより、アドレスバッ
ファ（１）及びアドレスデコーダ（２）を介さすにアク
セスを行なう。以下同様の動作を繰り返すのであるが、
途中において別のデータに対してアクセスするときにａ
、（１）の通常の読み出し、書き込みと同じ方法で行な
う。このとき、シフトレジスタ（６）の内容は保持され
るので、アレイ型データへのアクセスを続けて行なうこ
とができる。
ｉ、シフトレジスタ（６） Ｋ （ｆ）の動作をさせ、
次Ｋ （ｄ）の動作をさせることにより、アドレスバッ
ファ（１）及びアドレスデコーダ（２）を介さすにアク
セスを行なう。以下同様の動作を繰り返すのであるが、
途中において別のデータに対してアクセスするときにａ
、（１）の通常の読み出し、書き込みと同じ方法で行な
う。このとき、シフトレジスタ（６）の内容は保持され
るので、アレイ型データへのアクセスを続けて行なうこ
とができる。
（１） スタックメモリとして使うときＫＩＩ′ｉ、
マず、最初の書き込み時にスタックメモリ領域の先頭ア
ドレスをアドレスバッファ（１）Ｋ格納しアドレスデコ
ーダ（２） Ｋよってデコードし、シフトレジｘ Ｉ
（６）に（ａ）の動作をさせ、データバッファ（５）の
内容をスタックメモリ領域の先頭アドレスＫＶき込む。
マず、最初の書き込み時にスタックメモリ領域の先頭ア
ドレスをアドレスバッファ（１）Ｋ格納しアドレスデコ
ーダ（２） Ｋよってデコードし、シフトレジｘ Ｉ
（６）に（ａ）の動作をさせ、データバッファ（５）の
内容をスタックメモリ領域の先頭アドレスＫＶき込む。
その後、読み出し時には、シフトレジス” （６） Ｋ
（ｄ）の動作をさせてデータバッファ（５）ニ読み出
し、次に１シフトレジスタ（６）に（ｇ）の動作をさせ
る。また、書き込み時ｖｃ Ｆｉｓシフトレジスタ（６
） Ｋ （１）の動作をさせた後、（ｄ）の動作をさせ
、データバッファ（５）の内容をメモリアレイ（４）Ｋ
書き込む。
（ｄ）の動作をさせてデータバッファ（５）ニ読み出
し、次に１シフトレジスタ（６）に（ｇ）の動作をさせ
る。また、書き込み時ｖｃ Ｆｉｓシフトレジスタ（６
） Ｋ （１）の動作をさせた後、（ｄ）の動作をさせ
、データバッファ（５）の内容をメモリアレイ（４）Ｋ
書き込む。
（資） メモリ読み出しにおいて、他のアドレスの内容
とのＯＲをとりたいと倉には、シフトレジスタ（６）
Ｋ （ｅ）の動作をさせることにより必要なだけのアド
レスをシフトレジスタ（６） Ｋ保持させた後シフトレ
ジスタ（６） Ｋ （ｅ）の動作をさせて、アドレスバ
ッファ（１）に格納されているアドレスの内容と、シフ
トレジスタ（６）に保持されているアドレスの内容のＯ
Ｒをとったビットパターンをデータバッファ（５）に格
納スル。
とのＯＲをとりたいと倉には、シフトレジスタ（６）
Ｋ （ｅ）の動作をさせることにより必要なだけのアド
レスをシフトレジスタ（６） Ｋ保持させた後シフトレ
ジスタ（６） Ｋ （ｅ）の動作をさせて、アドレスバ
ッファ（１）に格納されているアドレスの内容と、シフ
トレジスタ（６）に保持されているアドレスの内容のＯ
Ｒをとったビットパターンをデータバッファ（５）に格
納スル。
なお、上記実施例では、アドレス線（３）が１次元に配
列されたものを示したが、アドレスデコーダ（２）Ｋよ
ってデコードされるアドレス線がＸ方向、Ｙ方向の２つ
の次元を持つものであってもよく、それに対応したシフ
トレジスタ及び爽アドレス線を設けることによって、上
記実施例におけると同様の効果を奏する。
列されたものを示したが、アドレスデコーダ（２）Ｋよ
ってデコードされるアドレス線がＸ方向、Ｙ方向の２つ
の次元を持つものであってもよく、それに対応したシフ
トレジスタ及び爽アドレス線を設けることによって、上
記実施例におけると同様の効果を奏する。
以上のように、この発明によればアドレスデコーダとメ
モリアレイの間に接続されたシフトレジスタの動作によ
って前回アクセスしたアドレスに隣接したアドレスに対
して高速にアクセスすることができ、また、２つ以上の
アドレスの内容のＯＲを装置内部でとることができると
いう効果がある。
モリアレイの間に接続されたシフトレジスタの動作によ
って前回アクセスしたアドレスに隣接したアドレスに対
して高速にアクセスすることができ、また、２つ以上の
アドレスの内容のＯＲを装置内部でとることができると
いう効果がある。
第１図は従来のこの種の記憶装置の一例を示すブロック
図、第２図はこの発明の一実施例を示すブロック図であ
る。 図ニおいて（１）は了ドレスバッファ、（２）ｄアドレ
スデコーダ、（３）はアドレス信号出力ｉ、１４）はメ
モリアレイ、（５）はデータバッファ％ （６）はシフ
トレジスタ、（７）はアドレス信号入力線、（８）は制
御回路である。 なお、各図中同一符号は同一または相当部分を示すもの
とする。 代理人 葛野信− ＝５５“
図、第２図はこの発明の一実施例を示すブロック図であ
る。 図ニおいて（１）は了ドレスバッファ、（２）ｄアドレ
スデコーダ、（３）はアドレス信号出力ｉ、１４）はメ
モリアレイ、（５）はデータバッファ％ （６）はシフ
トレジスタ、（７）はアドレス信号入力線、（８）は制
御回路である。 なお、各図中同一符号は同一または相当部分を示すもの
とする。 代理人 葛野信− ＝５５“
Claims (1)
- 所定の論理のアドレス信号を入力するアドレス信号入力
線がアドレス順に配列されたメモリプレイと、このメモ
リアレイにアドレスするためのアドレス信号を出力する
アドレス信号出力線がアドレス順に配列されたアドレス
デコーダと、上記アドレス信号入力線の配列に対応した
配列の並列出力端子と上記アドレス信号出力線の配列に
対応した配列の並列入力端子とを有するシフトレジスタ
と、上記アドレスデコーダの各アドレス信号出力線の信
号を上記メモリアレイのそれぞれ対応するアドレス信号
入力線に入力する制御、上記アドレスデコーダの各アド
レス信号出力線の信号を上記シフトレジスタのそれぞれ
対応する並列入力端子かう上記シフトレジスタにラッチ
する制御、上記シフトレジスタ内の信号をシフトする制
御、上記シフトレジスタの並列出力端子の信号又はこの
信号と対応するアドレス信号出力線の信号との論理和信
号を上記メモリアレイの対応するアドレス信号出力線に
入力する制御を行う制御回路とを備えた記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032785A JPS58150184A (ja) | 1982-03-02 | 1982-03-02 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032785A JPS58150184A (ja) | 1982-03-02 | 1982-03-02 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58150184A true JPS58150184A (ja) | 1983-09-06 |
Family
ID=12368499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032785A Pending JPS58150184A (ja) | 1982-03-02 | 1982-03-02 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58150184A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0211565A2 (en) * | 1985-07-30 | 1987-02-25 | Advanced Micro Devices, Inc. | Random access memories |
| US6212615B1 (en) | 1996-12-19 | 2001-04-03 | Nec Corporation | Semiconductor circuit having burst counter circuit which is reduced the circuits passing from the clock input terminal to output terminal |
-
1982
- 1982-03-02 JP JP57032785A patent/JPS58150184A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0211565A2 (en) * | 1985-07-30 | 1987-02-25 | Advanced Micro Devices, Inc. | Random access memories |
| US6212615B1 (en) | 1996-12-19 | 2001-04-03 | Nec Corporation | Semiconductor circuit having burst counter circuit which is reduced the circuits passing from the clock input terminal to output terminal |
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