JPH0219921A - ファースト・イン・ファースト・アウト・メモリ - Google Patents
ファースト・イン・ファースト・アウト・メモリInfo
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- JPH0219921A JPH0219921A JP63168777A JP16877788A JPH0219921A JP H0219921 A JPH0219921 A JP H0219921A JP 63168777 A JP63168777 A JP 63168777A JP 16877788 A JP16877788 A JP 16877788A JP H0219921 A JPH0219921 A JP H0219921A
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- 238000010586 diagram Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ファースト・イン・ファースト・アウト・メ
モリ（以下、ＦＩＦＯメモリと略称する）に関するもの
である。
モリ（以下、ＦＩＦＯメモリと略称する）に関するもの
である。
従来のＦＩＦＯメモリについて、第２図を用いて説明す
る。
る。
書込信号１０２が書込制御回路２１に入力されると、書
込制御回路２１はデータランチ信号を発生し、入力バッ
ファ２２に出力する。これにより入力バッファ２２はそ
のとき入力されている書込データ１０１をラッチし、ラ
ッチした書込データをメモリアレイ２６に出力する。書
込制御回路２１はまた書込アドレスカウントアツプの指
示信号を書込アドレスボインタ２５に出力する。これに
より書込アドレスポインタ２５は書込アドレスをカウン
トアツプし、新たな書込アドレス情報と共に書込信号を
メモリアレイ２６に与える。その結果、メモリアレイ２
６はポインタ２５が指定するアドレスにバッファ２２か
らのデータを書き込む。
込制御回路２１はデータランチ信号を発生し、入力バッ
ファ２２に出力する。これにより入力バッファ２２はそ
のとき入力されている書込データ１０１をラッチし、ラ
ッチした書込データをメモリアレイ２６に出力する。書
込制御回路２１はまた書込アドレスカウントアツプの指
示信号を書込アドレスボインタ２５に出力する。これに
より書込アドレスポインタ２５は書込アドレスをカウン
トアツプし、新たな書込アドレス情報と共に書込信号を
メモリアレイ２６に与える。その結果、メモリアレイ２
６はポインタ２５が指定するアドレスにバッファ２２か
らのデータを書き込む。
一方、読出信号１０６が読出制御回路２４に入力される
と、制御回路２４は続出アドレスカウントアツプの指示
信号を続出アドレスポインタ２７に出力する。これによ
り続出アドレスポインタ２７は続出アドレスをカウント
アツプし、新たな続出アドレス情報と共に続出信号をメ
モリアレイ２６に与える。
と、制御回路２４は続出アドレスカウントアツプの指示
信号を続出アドレスポインタ２７に出力する。これによ
り続出アドレスポインタ２７は続出アドレスをカウント
アツプし、新たな続出アドレス情報と共に続出信号をメ
モリアレイ２６に与える。
その結果、メモリアレイ２６はポインタ２７が指定する
データを読み出して出力バッファ２３に出力する。
データを読み出して出力バッファ２３に出力する。
制御回路２４はまたデータランチ信号を発生し、出力バ
ッファ２３に出力する。これによりメモリアレイ２６か
らのデータは出力バッファ２３にラッチされ、その後続
出データ１０５として出力される。
ッファ２３に出力する。これによりメモリアレイ２６か
らのデータは出力バッファ２３にラッチされ、その後続
出データ１０５として出力される。
フラグ制御回路２８は制御回路２１．２４が出力するデ
ータラッチ信号をそれぞれカウントしており、メモリア
レイ２６に書き込まれたデータの数と、メモリアレイ２
６から読み出されたデータの数を常時比較し、メモリア
レイ２６がデータで満杯となっているか、あるいはメモ
リアレイ２６にデータが全く格納されていないか（デー
タエンプティ状態）を監視する。そしてデータ満杯のと
きはデータ満杯フラグ１０４を出力し、データエンプテ
ィのときはエンプティフラグ１０７を出力する。
ータラッチ信号をそれぞれカウントしており、メモリア
レイ２６に書き込まれたデータの数と、メモリアレイ２
６から読み出されたデータの数を常時比較し、メモリア
レイ２６がデータで満杯となっているか、あるいはメモ
リアレイ２６にデータが全く格納されていないか（デー
タエンプティ状態）を監視する。そしてデータ満杯のと
きはデータ満杯フラグ１０４を出力し、データエンプテ
ィのときはエンプティフラグ１０７を出力する。
なお、リセット信号１０３が入力されたときは、ポイン
タ２５．２７はリセットされ、それぞれ初期アドレスを
出力する。
タ２５．２７はリセットされ、それぞれ初期アドレスを
出力する。
このような従来のＦＩＦＯメそりで、その正常性を確認
する場合には、例えばパリティビットが付加された書込
データがメモリアレイ２６に格納されており、そしてそ
れらがメモリアレイ２６から読み出されたときそのデー
タ、すなわち続出データ１０５のパリティチェックを行
っていた。
する場合には、例えばパリティビットが付加された書込
データがメモリアレイ２６に格納されており、そしてそ
れらがメモリアレイ２６から読み出されたときそのデー
タ、すなわち続出データ１０５のパリティチェックを行
っていた。
従って従来のＦＩＦＯメそりでは、メモリアレイの正常
性の確認は、例えばパリティビットが付加された書込デ
ータがメモリアレイ２６に格納されており、それらがメ
モリアレイ２６から読み出されたときにのみ可能であり
、データエンプティ時には正常性のチエツクを行うこと
は不可能であった。
性の確認は、例えばパリティビットが付加された書込デ
ータがメモリアレイ２６に格納されており、それらがメ
モリアレイ２６から読み出されたときにのみ可能であり
、データエンプティ時には正常性のチエツクを行うこと
は不可能であった。
本発明の目的は、このような欠点を除去し、データエン
プティ時でもメモリアレイの正常性をチエツクできるＦ
ＩＦＯメモリを提供することにある。
プティ時でもメモリアレイの正常性をチエツクできるＦ
ＩＦＯメモリを提供することにある。
本発明のＦＩＦＯメモリは、チェックデータを発生する
データ作成回路と、 所定の制御信号にもとづいて前記データ作成回路が発生
する前記チェックデータまたはメモリへの書込データの
いずれかを選択して出力するセレクタと、 このセレクタが出力するデータにパリティビットを付加
して前記メモリに出力するパリティジェネレータと、 前記メモリから読み出されたデータに対してパリティチ
ェックを行うパリティチェッカと、前記メモリにデータ
が格納されていないとき所定のフラグ信号を出力するフ
ラグ制御回路と、このフラグ制御回路が前記フラグ信号
を出力したとき、前記制御信号を出力して前記セレクタ
に前記チェックデータを選択させ、また前記パリティジ
ェネレータが出力するデータの書き込みおよびデータの
読み出しを前記メモリに指示する制御回路とを備えたこ
とを特徴とする。
データ作成回路と、 所定の制御信号にもとづいて前記データ作成回路が発生
する前記チェックデータまたはメモリへの書込データの
いずれかを選択して出力するセレクタと、 このセレクタが出力するデータにパリティビットを付加
して前記メモリに出力するパリティジェネレータと、 前記メモリから読み出されたデータに対してパリティチ
ェックを行うパリティチェッカと、前記メモリにデータ
が格納されていないとき所定のフラグ信号を出力するフ
ラグ制御回路と、このフラグ制御回路が前記フラグ信号
を出力したとき、前記制御信号を出力して前記セレクタ
に前記チェックデータを選択させ、また前記パリティジ
ェネレータが出力するデータの書き込みおよびデータの
読み出しを前記メモリに指示する制御回路とを備えたこ
とを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明によるＦＩＦＯメモリの一実施例を示す
ブロック図である。書込制御回路１は、書込信号１０２
が入力されたとき、データラッチ信号を入力バッファ２
とフラグ制御回路８に、書込アドレスカウントアツプの
指示信号を書込アドレスポインタ５に、書込通知信号を
書込・続出制御回路１３にそれぞれ出力する。
ブロック図である。書込制御回路１は、書込信号１０２
が入力されたとき、データラッチ信号を入力バッファ２
とフラグ制御回路８に、書込アドレスカウントアツプの
指示信号を書込アドレスポインタ５に、書込通知信号を
書込・続出制御回路１３にそれぞれ出力する。
書込・続出制御回路１３は、上記書込通知信号を受は取
ったときは、セレクタ１０に制御信号を出力して入カバ
ソファ２からのデータを選択させる。
ったときは、セレクタ１０に制御信号を出力して入カバ
ソファ２からのデータを選択させる。
入力バッファ２は上記データランチ信号が入力されると
書込データ１０１をラッチし、セレクタ１０に出力する
。セレクタ１０は制御回路１３からの制御信号にもとづ
いて動作し、大力バッファ２またはチェックデータ作成
回路ａからのデータを選択してパリティジェネレータ１
１に出力する。パリティジェネレータ１１はセレクタ１
０からのデータにパリティビットを付加し、メモリアレ
イ６に出力する。
書込データ１０１をラッチし、セレクタ１０に出力する
。セレクタ１０は制御回路１３からの制御信号にもとづ
いて動作し、大力バッファ２またはチェックデータ作成
回路ａからのデータを選択してパリティジェネレータ１
１に出力する。パリティジェネレータ１１はセレクタ１
０からのデータにパリティビットを付加し、メモリアレ
イ６に出力する。
書込アドレスポインタ５は、上記指示信号が入力された
とき書込アドレスをカウントアツプさせ、新たな書込ア
ドレス情報と共に書込信号をメモリアレイ６に与える。
とき書込アドレスをカウントアツプさせ、新たな書込ア
ドレス情報と共に書込信号をメモリアレイ６に与える。
また、リセット信号１０３が入力されたときはメモリア
レイ６に与えるアドレスをリセットし、初期アドレスに
設定する。
レイ６に与えるアドレスをリセットし、初期アドレスに
設定する。
続出制御回路４は、読出信号１０６が入力されたとき、
データラッチ信号を出力バッファ３とフラグ制御回路８
に、続出アドレスカウントアツプの指示信号を続出アド
レスポインタ７にそれぞれ出力する。
データラッチ信号を出力バッファ３とフラグ制御回路８
に、続出アドレスカウントアツプの指示信号を続出アド
レスポインタ７にそれぞれ出力する。
続出アドレスポインタ７は続出アドレスカウントアツプ
の指示信号を受は取ると続出アドレスをカウントアツプ
させ、新たな続出アドレス情報と共に続出信号をメモリ
アレイ６に与える。また、リセット信号１０３が入力さ
れたときはメモリアレイ６に与えるアドレスをリセット
し、初期アドレスに設定する。パリティチェッカ１２は
メモリアレイ６から読み出されたデータのパリティチェ
ックを行い、その結果を表すパリティチェック信号１１
０を制御回路１３に出力する。出力バッファ３はデータ
ラッチ信号が入力されたときパリティチエ７カ１２から
のデータをラッチし、続出データ１０５として出力する
。
の指示信号を受は取ると続出アドレスをカウントアツプ
させ、新たな続出アドレス情報と共に続出信号をメモリ
アレイ６に与える。また、リセット信号１０３が入力さ
れたときはメモリアレイ６に与えるアドレスをリセット
し、初期アドレスに設定する。パリティチェッカ１２は
メモリアレイ６から読み出されたデータのパリティチェ
ックを行い、その結果を表すパリティチェック信号１１
０を制御回路１３に出力する。出力バッファ３はデータ
ラッチ信号が入力されたときパリティチエ７カ１２から
のデータをラッチし、続出データ１０５として出力する
。
フラグ制御回路８は制御回路１．４が出力するデータラ
ッチ信号をそれぞれカウントし、メモリアレイ６に書き
込まれたデータの数と、メモリアレイ６から読み出され
たデータの数を常時比較し、メモリアレイ６がデータで
満杯となっているか、あるいはメモリアレイ６にデータ
が全く格納されていないか（データエンプティ状態）を
監視する。
ッチ信号をそれぞれカウントし、メモリアレイ６に書き
込まれたデータの数と、メモリアレイ６から読み出され
たデータの数を常時比較し、メモリアレイ６がデータで
満杯となっているか、あるいはメモリアレイ６にデータ
が全く格納されていないか（データエンプティ状態）を
監視する。
そしてデータ満杯のときはデータ満杯フラグ１０４を出
力し、データエンプティのときはエンプティフラグ１０
７を出力する。例えば、まだ空きがあるならデータ満杯
フラグ１０４を論理“０”とし、満杯なら論理“１”と
する。また、データが格納されている場合にはエンプテ
ィフラグ１０７を論理“０”とし、エンプティ状態なら
論理“ｌ”とする。このようなフラグ信号を出力するこ
とにより満杯のときは次の書込を禁止し、またエンプテ
ィ状態で読出信号１０６が入力したときはデータが存在
しないことを表示する。
力し、データエンプティのときはエンプティフラグ１０
７を出力する。例えば、まだ空きがあるならデータ満杯
フラグ１０４を論理“０”とし、満杯なら論理“１”と
する。また、データが格納されている場合にはエンプテ
ィフラグ１０７を論理“０”とし、エンプティ状態なら
論理“ｌ”とする。このようなフラグ信号を出力するこ
とにより満杯のときは次の書込を禁止し、またエンプテ
ィ状態で読出信号１０６が入力したときはデータが存在
しないことを表示する。
書込・続出制御回路１３は、フラグ制御回路８がエンプ
ティフラグ１０７を出力したとき、クロック信号１０８
をカウントして所定の時間が経過すると、チェックデー
タの書き込みおよび読み出しを行うため、チェックデー
タ作成回路９にチェックデータの作成を指示し、セレク
タ１０には制御信号を出力してチェックデータ作成回路
９からのデータを選択させる。制御回路１３はまた書込
アドレスポインタ５に書込アドレスのカウントアンプを
指示し、新たな書込アドレスと共に書込信号をメモリア
レイ６に出力させる。制御回路１３は引き続いて続出ア
ドレスポインタ７に対してアドレスのカウントアツプを
指示し、新たな続出アドレスと共に続出信号をメモリア
レイ６に出力させる。さらに制御回路１３はパリティチ
ェッカ１２からのパリティチェック信号１１０を調べ、
パリティエラーがある場合にはパリティエラー信号１０
９を出力する。制御回路１３はこの動作を制御回路１か
ら書込通知信号が入力されるまで繰り返す。
ティフラグ１０７を出力したとき、クロック信号１０８
をカウントして所定の時間が経過すると、チェックデー
タの書き込みおよび読み出しを行うため、チェックデー
タ作成回路９にチェックデータの作成を指示し、セレク
タ１０には制御信号を出力してチェックデータ作成回路
９からのデータを選択させる。制御回路１３はまた書込
アドレスポインタ５に書込アドレスのカウントアンプを
指示し、新たな書込アドレスと共に書込信号をメモリア
レイ６に出力させる。制御回路１３は引き続いて続出ア
ドレスポインタ７に対してアドレスのカウントアツプを
指示し、新たな続出アドレスと共に続出信号をメモリア
レイ６に出力させる。さらに制御回路１３はパリティチ
ェッカ１２からのパリティチェック信号１１０を調べ、
パリティエラーがある場合にはパリティエラー信号１０
９を出力する。制御回路１３はこの動作を制御回路１か
ら書込通知信号が入力されるまで繰り返す。
次に書込動作について説明する。書込制御回路ｌは、書
込信号１０２が入力されると、書込通知信号を書込・続
出制御回路１３に出力する。これにより書込・続出制御
回路１３はセレクタ１０に制御信号を出力して大力バッ
ファ２からのデータを選択させる。書込制御面路１はま
た書込信号１０２が入力されたとき入力バッファ２にデ
ータラッチ信号を出力し、このとき入力されている書込
データ１０１をラッチさせる。このラッチされた書込デ
ータはパリティジェネレータ１１に入力され、そこでパ
リティビットが付加された後、メモリアレイ６に出力さ
れる。
込信号１０２が入力されると、書込通知信号を書込・続
出制御回路１３に出力する。これにより書込・続出制御
回路１３はセレクタ１０に制御信号を出力して大力バッ
ファ２からのデータを選択させる。書込制御面路１はま
た書込信号１０２が入力されたとき入力バッファ２にデ
ータラッチ信号を出力し、このとき入力されている書込
データ１０１をラッチさせる。このラッチされた書込デ
ータはパリティジェネレータ１１に入力され、そこでパ
リティビットが付加された後、メモリアレイ６に出力さ
れる。
書込制御回路１はまた書込信号１０２が入力されたとき
、書込アドレスのカウントアツプの指示信号を書込アド
レスポインタ５に出力する。これにより書込アドレスポ
インタ５は書込アドレスをカウントアツプさせ、新たな
書込アドレス情報と共に書込信号をメモリアレイ６に与
える。その結果、ポインタ５が指定するメモリアレイ６
のアドレスにパリティジェネレータ１１からのデータが
書き込まれる。
、書込アドレスのカウントアツプの指示信号を書込アド
レスポインタ５に出力する。これにより書込アドレスポ
インタ５は書込アドレスをカウントアツプさせ、新たな
書込アドレス情報と共に書込信号をメモリアレイ６に与
える。その結果、ポインタ５が指定するメモリアレイ６
のアドレスにパリティジェネレータ１１からのデータが
書き込まれる。
次に読出動作について説明する。続出信号１０６が入力
されると、続出制御回路４は続出アドレスカウントアツ
プの指示信号を続出アドレスポインタ７に出力する。続
出アドレスポインタ７はこれにより続出アドレスをカウ
ントアツプさせ、新たな続出アドレス情報と共に続出信
号をメモリアレイ６に与える。メモリアレイ６は与えら
れたアドレスのデータを読み出し、パリティチエ７カ１
２に出力する。パリティチェッカ１２はメモリアレイ６
から読み出されたデータのパリティチェックを行い、そ
の結果を表すパリティチェック信号１１０を出力する。
されると、続出制御回路４は続出アドレスカウントアツ
プの指示信号を続出アドレスポインタ７に出力する。続
出アドレスポインタ７はこれにより続出アドレスをカウ
ントアツプさせ、新たな続出アドレス情報と共に続出信
号をメモリアレイ６に与える。メモリアレイ６は与えら
れたアドレスのデータを読み出し、パリティチエ７カ１
２に出力する。パリティチェッカ１２はメモリアレイ６
から読み出されたデータのパリティチェックを行い、そ
の結果を表すパリティチェック信号１１０を出力する。
制御回路１３はこの信号をチエ’７りし、エラーがある
場合にはパリティエラー信号１０９を出力する。
場合にはパリティエラー信号１０９を出力する。
また、出カバソファ３にはこのときデータラッチ信号が
制御回路４から入力されるのでパリティチェッカ１２か
らのデータをラッチし、続出データ１０５として出力す
る。
制御回路４から入力されるのでパリティチェッカ１２か
らのデータをラッチし、続出データ１０５として出力す
る。
次にフラグ制御に関する動作について説明する。
フラグ制御回路８は、上述した書き込みあるいは読み出
し動作の間、制御回路１，４が出力するデータラッチ信
号をそれぞれカウントすることにより、メモリアレイ６
に書き込まれたデータの数と、メモリアレイ６から読み
出されたデータの数を常時比較し、メモリアレイ６がデ
ータで満杯となっているか、あるいはメモリアレイ６が
エンプティ状態かを監視している。そしてデータ満杯の
ときは論理“１”のデータ満杯フラグ１０４を出力し、
データエンプティのときは論理“１”のエンプティフラ
グ１０７を出力する。
し動作の間、制御回路１，４が出力するデータラッチ信
号をそれぞれカウントすることにより、メモリアレイ６
に書き込まれたデータの数と、メモリアレイ６から読み
出されたデータの数を常時比較し、メモリアレイ６がデ
ータで満杯となっているか、あるいはメモリアレイ６が
エンプティ状態かを監視している。そしてデータ満杯の
ときは論理“１”のデータ満杯フラグ１０４を出力し、
データエンプティのときは論理“１”のエンプティフラ
グ１０７を出力する。
次にエンプティ状態のときの正常性のチエツク動作につ
いて説明する。書込・続出制御回路１３は、フラグ制御
回路８が論理“１”のエンプティフラグ１０７を出力し
たとき、クロック信号１０８をカウントして所定の時間
が経過すると、エンプティ状態が継続していると判断す
る。そして、チェックデータの書き込みおよび読み出し
を行うため、チェックデータ作成回路９にチェックデー
タの作成を指示し、セレクタ１０には制御信号を出力し
てチェックデータ作成回路９からのデータを選択させる
。制御回路１３はまた書込アドレスポインタ５に書込ア
ドレスのカウントアツプを指示し、新たな書込アドレス
と共に書込信号をメモリアレイ６に出力させる。制御回
路１３は引き続いて続出アドレスポインタ７に対して続
出アドレスのカウントアツプを措示し、新たな続出アド
レスと共に続出信号をメモリアレイ６に出力させる。
いて説明する。書込・続出制御回路１３は、フラグ制御
回路８が論理“１”のエンプティフラグ１０７を出力し
たとき、クロック信号１０８をカウントして所定の時間
が経過すると、エンプティ状態が継続していると判断す
る。そして、チェックデータの書き込みおよび読み出し
を行うため、チェックデータ作成回路９にチェックデー
タの作成を指示し、セレクタ１０には制御信号を出力し
てチェックデータ作成回路９からのデータを選択させる
。制御回路１３はまた書込アドレスポインタ５に書込ア
ドレスのカウントアツプを指示し、新たな書込アドレス
と共に書込信号をメモリアレイ６に出力させる。制御回
路１３は引き続いて続出アドレスポインタ７に対して続
出アドレスのカウントアツプを措示し、新たな続出アド
レスと共に続出信号をメモリアレイ６に出力させる。
制御回路１３はこのような動作により、チェックデータ
作成回路９が出力するチェックデータはセレクタ１０か
らパリティジェネレータ１１に入力され、そこでパリテ
ィビットが付加された後、ポインタ５が指定するメモリ
アレイ６のアドレスに書き込まれる。このデータはポイ
ンタ７のアドレス指定にもとづいてメモリアレイ６から
読み出され、パリティチェッカ１２に入力される。パリ
ティチェッカ１２はこのデータのパリティチェックを行
い、その結果を表すパリティチェック信号１１０を出力
する。制御回路１３はこのパリティチェック信号１１０
をチエツクし、パリティエラーがある場合にはパリティ
エラー信号１０９を出力する。
作成回路９が出力するチェックデータはセレクタ１０か
らパリティジェネレータ１１に入力され、そこでパリテ
ィビットが付加された後、ポインタ５が指定するメモリ
アレイ６のアドレスに書き込まれる。このデータはポイ
ンタ７のアドレス指定にもとづいてメモリアレイ６から
読み出され、パリティチェッカ１２に入力される。パリ
ティチェッカ１２はこのデータのパリティチェックを行
い、その結果を表すパリティチェック信号１１０を出力
する。制御回路１３はこのパリティチェック信号１１０
をチエツクし、パリティエラーがある場合にはパリティ
エラー信号１０９を出力する。
制御回路１３は制御回路１から書込通知信号が入力され
るまでこの状態を維持し、その間メモリアレイ６のアド
レスを順次アクセスして異常がある場合には、パリティ
エラー信号１０９を出力する。
るまでこの状態を維持し、その間メモリアレイ６のアド
レスを順次アクセスして異常がある場合には、パリティ
エラー信号１０９を出力する。
そして書込通知信号が制御回路１から入力されると、制
御回路１３は正常性のチエツク動作を終了し、ポインタ
５，７およびチェックデータ作成回路９をリセットし、
セレクタ１０は入カバソファ２からのデータを選択する
状態に設定する。その後、上述したデータ１０１の書き
込みが制御回路１の制御にもとづいて行われる。
御回路１３は正常性のチエツク動作を終了し、ポインタ
５，７およびチェックデータ作成回路９をリセットし、
セレクタ１０は入カバソファ２からのデータを選択する
状態に設定する。その後、上述したデータ１０１の書き
込みが制御回路１の制御にもとづいて行われる。
以上説明したように本発明のＦＩＦＯメそりは、チェッ
クデータを発生するデータ作成回路と、所定の制御信号
にもとづいてデータ作成回路が発生するチェックデータ
かまたはメモリへの書込データのいずれかを選択して出
力するセレクタと、このセレクタが出力するデータにパ
リテイビットを付加してメモリに出力するパリティジェ
ネレータと、メモリから読み出されたデータに対してパ
リティチェックを行うパリティチェッカと、メモリにデ
ータが格納されていないとき所定のフラグ信号を出力す
るフラグ制御回路と、このフラグ制御回路が上記フラグ
信号を出力したとき、制御信号を出力してセレクタに上
記チェックデータを選択させ、またパリティジェネレー
タが出力するデータの書き込みおよびデータの読み出し
をメモリに）旨示する制御回路とを備えている。
クデータを発生するデータ作成回路と、所定の制御信号
にもとづいてデータ作成回路が発生するチェックデータ
かまたはメモリへの書込データのいずれかを選択して出
力するセレクタと、このセレクタが出力するデータにパ
リテイビットを付加してメモリに出力するパリティジェ
ネレータと、メモリから読み出されたデータに対してパ
リティチェックを行うパリティチェッカと、メモリにデ
ータが格納されていないとき所定のフラグ信号を出力す
るフラグ制御回路と、このフラグ制御回路が上記フラグ
信号を出力したとき、制御信号を出力してセレクタに上
記チェックデータを選択させ、またパリティジェネレー
タが出力するデータの書き込みおよびデータの読み出し
をメモリに）旨示する制御回路とを備えている。
従って本発明のＦＩＦＯメモリでは、データエンプティ
時においても、パリティビットを付加したチェックデー
タをメモリに書き込み、そしてそのデータをメモリから
読み出してパリティチェックを行うことにより、メモリ
アレイの正常性を確認することができる。
時においても、パリティビットを付加したチェックデー
タをメモリに書き込み、そしてそのデータをメモリから
読み出してパリティチェックを行うことにより、メモリ
アレイの正常性を確認することができる。
第１図は本発明によるＦＩＦＯメモリの一実施例を示す
ブロック図、 第２図は従来のＦＩＦＯメモリの一例を示すブロック図
である。 １・・・・・書込制御回路 ２・・・・・入カバソファ ３・・・・・出カバソファ ４・・・・・続出制御回路 ５・・・・・書込アドレスポインタ ６・・・・・メモリアレイ ７・・・・・続出アドレスポインタ ８・・・・・フラグ制御回路 ９・・・・・チェックデータ作成回路 １０・・・・・セレクタ １１・・・・・パリティジェネレータ １２・・・・・パリティチェッカ １３・・・・・書込・読出制御回路
ブロック図、 第２図は従来のＦＩＦＯメモリの一例を示すブロック図
である。 １・・・・・書込制御回路 ２・・・・・入カバソファ ３・・・・・出カバソファ ４・・・・・続出制御回路 ５・・・・・書込アドレスポインタ ６・・・・・メモリアレイ ７・・・・・続出アドレスポインタ ８・・・・・フラグ制御回路 ９・・・・・チェックデータ作成回路 １０・・・・・セレクタ １１・・・・・パリティジェネレータ １２・・・・・パリティチェッカ １３・・・・・書込・読出制御回路
Claims (1)
- （１）チェックデータを発生するデータ作成回路と、 所定の制御信号にもとづいて前記データ作成回路が発生
する前記チェックデータまたはメモリへの書込データの
いずれかを選択して出力するセレクタと、 このセレクタが出力するデータにパリテイビットを付加
して前記メモリに出力するパリテイジェネレータと、 前記メモリから読み出されたデータに対してパリテイチ
ェックを行うパリテイチェッカと、前記メモリにデータ
が格納されていないとき所定のフラグ信号を出力するフ
ラグ制御回路と、このフラグ制御回路が前記フラグ信号
を出力したとき、前記制御信号を出力して前記セレクタ
に前記チェックデータを選択させ、また前記パリテイジ
ェネレータが出力するデータの書き込みおよびデータの
読み出しを前記メモリに指示する制御回路とを備えたこ
とを特徴とするファースト・イン・ファースト・アウト
・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168777A JPH0219921A (ja) | 1988-07-08 | 1988-07-08 | ファースト・イン・ファースト・アウト・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168777A JPH0219921A (ja) | 1988-07-08 | 1988-07-08 | ファースト・イン・ファースト・アウト・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0219921A true JPH0219921A (ja) | 1990-01-23 |
Family
ID=15874271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63168777A Pending JPH0219921A (ja) | 1988-07-08 | 1988-07-08 | ファースト・イン・ファースト・アウト・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0219921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000079378A1 (fr) * | 1999-06-22 | 2000-12-28 | Seiko Epson Corporation | Dispositif de memoire en liste directe (fifo) |
-
1988
- 1988-07-08 JP JP63168777A patent/JPH0219921A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000079378A1 (fr) * | 1999-06-22 | 2000-12-28 | Seiko Epson Corporation | Dispositif de memoire en liste directe (fifo) |
| US6772280B1 (en) | 1999-06-22 | 2004-08-03 | Seiko Epson Corporation | First-in first-out storage device |
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