JPS6121541A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPS6121541A JPS6121541A JP14256084A JP14256084A JPS6121541A JP S6121541 A JPS6121541 A JP S6121541A JP 14256084 A JP14256084 A JP 14256084A JP 14256084 A JP14256084 A JP 14256084A JP S6121541 A JPS6121541 A JP S6121541A
- Authority
- JP
- Japan
- Prior art keywords
- storage section
- read
- signal
- central processing
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、情報処理□装置に使用される記憶回路に関す
る。
る。
（従来の技術）
従来、この種の記憶回路は中央処理回路からのアドレス
指示信号のみによってアドレスされてφた。しかし、斯
かる記憶回路ではアドレス指示信号によってアクセスが
制限されるため、アクセス容量以上の記憶容量はアクセ
スできなかった。
指示信号のみによってアドレスされてφた。しかし、斯
かる記憶回路ではアドレス指示信号によってアクセスが
制限されるため、アクセス容量以上の記憶容量はアクセ
スできなかった。
（発明が解決しようとする問題点）
したがって、アドレス指示信号によって限定される容量
以上の記憶部をアクセスできないという欠点があった。
以上の記憶部をアクセスできないという欠点があった。
本発明の目的は、記憶部に対する読出し／書込み指示信
号をアドレス指示信号の一部として使用することにより
上記欠点を除去し、アドレス指示信号によって限定され
る容量以上の記憶部をアクセスできるように構成した記
憶回路を提供することにある。
号をアドレス指示信号の一部として使用することにより
上記欠点を除去し、アドレス指示信号によって限定され
る容量以上の記憶部をアクセスできるように構成した記
憶回路を提供することにある。
（問題点を解決するための手段）
本発明による記憶回路は、第１および第２の記憶部と、
デコード部とを具備して構成したものである。
デコード部とを具備して構成したものである。
第１の記憶部は、中央処理装置を動作させるためのプロ
グラムを格納するための読出し専用メモリとして使用す
るためのものである。
グラムを格納するための読出し専用メモリとして使用す
るためのものである。
第２の記憶部はデータバッファとして動作し、書込み時
には中央処理装置のプログレム制御によってデータを書
込み、読出し時にはＤＭＡ制御によって読出すだめのも
のでおる。
には中央処理装置のプログレム制御によってデータを書
込み、読出し時にはＤＭＡ制御によって読出すだめのも
のでおる。
デコーダは読出し／書込み指示信号、およびＤＭＡ制御
信号によって選択信号を生成し、第１および第２の記憶
部のそれぞれに対して送出するためのものである。
信号によって選択信号を生成し、第１および第２の記憶
部のそれぞれに対して送出するためのものである。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
第】図は、本発明による記憶回路の一実施例を示すブロ
ック図である。第１図において、１は第１の記憶部、２
は第２の記憶部、６はデコード部、４は中央処理装置で
ある。
ック図である。第１図において、１は第１の記憶部、２
は第２の記憶部、６はデコード部、４は中央処理装置で
ある。
第１図において、第１の記憶部１と第２の記憶部２との
間はアドレスバス信号線１０によってアドレスされ、デ
ータバス信号線２０によって読取シ／書込みデータを中
央処理装置４に送出したり、あるいは読取シ／書込みデ
ータを中央処理装置４から受取ったシする。中央処理装
置４から信号線１００に送出された読出し／書込み指示
信号は、第１の記憶部１．第２の記憶部２．ならびにデ
コード部３に入力される。中央処理回路４から信号線２
００上に送出されたＤＭＡ制御信号はデコード部６に入
力される。デコード部３によシ生成され、信号線６０１
上に送出された第１の選択信号と、信号線３０２上に送
出された第２の選択信号とは、それぞれ第１の記憶部１
と第２の記憶部２とに入力される。第１の記憶部１と第
２の記憶部２とは、それぞれに対する選択信号が％１１
の時に読出し／書込み動作が可能である。
間はアドレスバス信号線１０によってアドレスされ、デ
ータバス信号線２０によって読取シ／書込みデータを中
央処理装置４に送出したり、あるいは読取シ／書込みデ
ータを中央処理装置４から受取ったシする。中央処理装
置４から信号線１００に送出された読出し／書込み指示
信号は、第１の記憶部１．第２の記憶部２．ならびにデ
コード部３に入力される。中央処理回路４から信号線２
００上に送出されたＤＭＡ制御信号はデコード部６に入
力される。デコード部３によシ生成され、信号線６０１
上に送出された第１の選択信号と、信号線３０２上に送
出された第２の選択信号とは、それぞれ第１の記憶部１
と第２の記憶部２とに入力される。第１の記憶部１と第
２の記憶部２とは、それぞれに対する選択信号が％１１
の時に読出し／書込み動作が可能である。
ここで、第１の記憶部１には中央処理装置４を動作させ
るためのプログラムが格納されておシ、読出し専用のも
のである。また、第２の記憶部２はデータバッファであ
り、書込み時には中央処理装置４のプログラム制御（非
ＤＭＡ動作）によって書込まれ、読出し時にはＤＭＡ制
御によって読出されるものとする。
るためのプログラムが格納されておシ、読出し専用のも
のである。また、第２の記憶部２はデータバッファであ
り、書込み時には中央処理装置４のプログラム制御（非
ＤＭＡ動作）によって書込まれ、読出し時にはＤＭＡ制
御によって読出されるものとする。
第２図は、デコード部３の真理値を示す説明図である。
上記のようにして第１の記憶部１と第２の記憶部２とは
、アドレスバス信号線１ｏによっテＩｉＪ 時にアドレ
スされても、それぞれに対する選択信号の制御によシ同
時に動作状態にはならない。
、アドレスバス信号線１ｏによっテＩｉＪ 時にアドレ
スされても、それぞれに対する選択信号の制御によシ同
時に動作状態にはならない。
（発明の効果）
本発明には以上説明したように、読出し／書込み指示信
号をアドレス指示信号の一部として使用することによ）
、中央処理装置によって特別に制御することなく、簡単
に従来のアドレス指示信号によって限定される容量以上
の記憶部をアクセスできるという効果がある。
号をアドレス指示信号の一部として使用することによ）
、中央処理装置によって特別に制御することなく、簡単
に従来のアドレス指示信号によって限定される容量以上
の記憶部をアクセスできるという効果がある。
第１図は、本発明による記憶回路の一実施例を示すブロ
ック図である。 第２図は、デコード部の真理値を示す説明図である。 １．２・・・記憶部 ６・・・デコード部 ４・・・中央処理装置 １０．２０，１００，２００，３０１，３０２・・・・
・信号線
ック図である。 第２図は、デコード部の真理値を示す説明図である。 １．２・・・記憶部 ６・・・デコード部 ４・・・中央処理装置 １０．２０，１００，２００，３０１，３０２・・・・
・信号線
Claims (1)
- 中央処理装置を動作させるためのプログラムを格納する
ための読出し専用メモリとして使用するための第１の記
憶部と、データバッファとして動作し、書込み時には前
記中央処理装置のプログラムのＤＭＡ制御によってデー
タを書込み、読出し時にはＤＭＡ動作によって読出すた
めの第２の記憶部と、読出し／書込み指示信号、および
ＤＭＡ制御信号により選択信号を生成し、第１および第
２の記憶部のそれぞれに対して送出するためのデコード
部とを具備して構成したことを特徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14256084A JPS6121541A (ja) | 1984-07-10 | 1984-07-10 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14256084A JPS6121541A (ja) | 1984-07-10 | 1984-07-10 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6121541A true JPS6121541A (ja) | 1986-01-30 |
Family
ID=15318172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14256084A Pending JPS6121541A (ja) | 1984-07-10 | 1984-07-10 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6121541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149156A (ja) * | 1987-12-07 | 1989-06-12 | Fujitsu Ltd | ダイレクトメモリアクセス転送方式 |
-
1984
- 1984-07-10 JP JP14256084A patent/JPS6121541A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149156A (ja) * | 1987-12-07 | 1989-06-12 | Fujitsu Ltd | ダイレクトメモリアクセス転送方式 |
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