JPH0756860A - マルチｃｐｕシステム - Google Patents
マルチｃｐｕシステムInfo
- Publication number
- JPH0756860A JPH0756860A JP21709393A JP21709393A JPH0756860A JP H0756860 A JPH0756860 A JP H0756860A JP 21709393 A JP21709393 A JP 21709393A JP 21709393 A JP21709393 A JP 21709393A JP H0756860 A JPH0756860 A JP H0756860A
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- JP
- Japan
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- cpu
- bus
- data
- sub cpu
- main cpu
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Abstract
(57)【要約】
【目的】ＣＰＵ間のデータ転送速度が高められるマルチ
ＣＰＵシステムを提供することにある。 【構成】メインＣＰＵアドレスバス２とサブＣＰＵアド
レスバス１５の間に接続されたアドレス結合バッファ６
と、メインＣＰＵデータバス３とサブＣＰＵデータバス
１６の間に接続されたデータ結合バッファ７と、メイン
ＣＰＵコントロールバス４とサブＣＰＵコントロールバ
ス１７の間に接続された制御信号発生バッファ８と、サ
ブＣＰＵアドレスバス１５、データバス１６、及びコン
トロールバス１７が接続されたメモリ装置１８とを備
え、メインＣＰＵ１がメモリ装置１８をアクセスする場
合、各バッファを導通状態にして行なうマルチＣＰＵシ
ステムにある。
ＣＰＵシステムを提供することにある。 【構成】メインＣＰＵアドレスバス２とサブＣＰＵアド
レスバス１５の間に接続されたアドレス結合バッファ６
と、メインＣＰＵデータバス３とサブＣＰＵデータバス
１６の間に接続されたデータ結合バッファ７と、メイン
ＣＰＵコントロールバス４とサブＣＰＵコントロールバ
ス１７の間に接続された制御信号発生バッファ８と、サ
ブＣＰＵアドレスバス１５、データバス１６、及びコン
トロールバス１７が接続されたメモリ装置１８とを備
え、メインＣＰＵ１がメモリ装置１８をアクセスする場
合、各バッファを導通状態にして行なうマルチＣＰＵシ
ステムにある。
Description
【０００１】
【産業上の利用分野】本発明は、複数のＣＰＵ間でデー
タ転送を行うマルチＣＰＵシステムに関するものであ
る。
タ転送を行うマルチＣＰＵシステムに関するものであ
る。
【０００２】
【従来の技術】従来、サブＣＰＵ用メモリ装置は、サブ
ＣＰＵシステム内に閉じられていて、メインＣＰＵから
直接アクセスすることはできない。そのため、サブＣＰ
Ｕ用メモリ装置のデータをメインＣＰＵがアクセスする
場合、メインＣＰＵとサブＣＰＵに共通のメモリ装置を
設け、この共通のメモリ装置を介してデータ転送を行っ
ている。例えば、サブＣＰＵが自分専用のメモリから共
通のメモリにデータを転送し、その転送されたデータを
メインＣＰＵがアクセスして、データの転送を行ってい
る。
ＣＰＵシステム内に閉じられていて、メインＣＰＵから
直接アクセスすることはできない。そのため、サブＣＰ
Ｕ用メモリ装置のデータをメインＣＰＵがアクセスする
場合、メインＣＰＵとサブＣＰＵに共通のメモリ装置を
設け、この共通のメモリ装置を介してデータ転送を行っ
ている。例えば、サブＣＰＵが自分専用のメモリから共
通のメモリにデータを転送し、その転送されたデータを
メインＣＰＵがアクセスして、データの転送を行ってい
る。
【０００３】
【発明が解決しようとする課題】従来、以下のような問
題点を有していた。 ＜イ＞ＣＰＵ間でデータを転送するためのステップが多
く、データ転送に多くの時間が取られていた。 ＜ロ＞各ＣＰＵの処理能力に差があるとき、データの転
送速度が処理能力の低いＣＰＵの性能によって左右され
てしまうため、全体性能の低下を招く。 ＜ハ＞データ転送の必要なデータ項目が増加すると、ソ
フトウエアの追加、修正が必要で、ソフトウエア作成時
間が増加する。
題点を有していた。 ＜イ＞ＣＰＵ間でデータを転送するためのステップが多
く、データ転送に多くの時間が取られていた。 ＜ロ＞各ＣＰＵの処理能力に差があるとき、データの転
送速度が処理能力の低いＣＰＵの性能によって左右され
てしまうため、全体性能の低下を招く。 ＜ハ＞データ転送の必要なデータ項目が増加すると、ソ
フトウエアの追加、修正が必要で、ソフトウエア作成時
間が増加する。
【０００４】
【本発明の目的】本発明は、ＣＰＵ間のデータ転送速度
が高められるマルチＣＰＵシステムを提供することにあ
る。また、第１ＣＰＵが必要なデータを必要な時に自由
に第２ＣＰＵ側とデータ転送を行うことのできるシステ
ムを提供することにある。
が高められるマルチＣＰＵシステムを提供することにあ
る。また、第１ＣＰＵが必要なデータを必要な時に自由
に第２ＣＰＵ側とデータ転送を行うことのできるシステ
ムを提供することにある。
【０００５】
【問題点を解決するための手段】本発明は、複数のＣＰ
Ｕを備えたマルチＣＰＵシステムにおいて、第１ＣＰＵ
のアドレスバスと第２ＣＰＵのアドレスバスの間に接続
された第１ゲート回路と、第１ＣＰＵのデータバスと第
２ＣＰＵのデータバスの間に接続された第２ゲート回路
と、第１ＣＰＵの制御信号バスと第２ＣＰＵの制御信号
バスの間に接続された第３ゲート回路と、第２ＣＰＵ用
のアドレスバス、データバス、及び制御信号バスが接続
された第２ＣＰＵ用メモリ装置とを備え、第１ＣＰＵが
第２ＣＰＵ用メモリ装置をアクセスする場合、第２ＣＰ
Ｕは第２ＣＰＵのアドレスバス、データバス及び制御信
号バスを第１ＣＰＵに開放し、該第１乃至第３ゲート回
路を開くことを特徴とするマルチＣＰＵシステム、また
は、第１ＣＰＵがメインＣＰＵであり、第２ＣＰＵがサ
ブＣＰＵであることを特徴とするマルチＣＰＵシステム
にある。
Ｕを備えたマルチＣＰＵシステムにおいて、第１ＣＰＵ
のアドレスバスと第２ＣＰＵのアドレスバスの間に接続
された第１ゲート回路と、第１ＣＰＵのデータバスと第
２ＣＰＵのデータバスの間に接続された第２ゲート回路
と、第１ＣＰＵの制御信号バスと第２ＣＰＵの制御信号
バスの間に接続された第３ゲート回路と、第２ＣＰＵ用
のアドレスバス、データバス、及び制御信号バスが接続
された第２ＣＰＵ用メモリ装置とを備え、第１ＣＰＵが
第２ＣＰＵ用メモリ装置をアクセスする場合、第２ＣＰ
Ｕは第２ＣＰＵのアドレスバス、データバス及び制御信
号バスを第１ＣＰＵに開放し、該第１乃至第３ゲート回
路を開くことを特徴とするマルチＣＰＵシステム、また
は、第１ＣＰＵがメインＣＰＵであり、第２ＣＰＵがサ
ブＣＰＵであることを特徴とするマルチＣＰＵシステム
にある。
【０００６】
【実施例】以下に図面を用いて実施例について説明す
る。 ＜イ＞マルチＣＰＵシステムの概要 メインＣＰＵ１は、図１に示されている様に、メインＣ
ＰＵバス２〜４に接続され、また、サブＣＰＵ１１はサ
ブＣＰＵバス１５〜１７に接続されている。サブＣＰＵ
バス１５〜１７にはメモリ装置１８が接続されている。
メインＣＰＵバス２〜４とサブＣＰＵバス１５〜１７は
バッファ６〜８を介して接続されている。
る。 ＜イ＞マルチＣＰＵシステムの概要 メインＣＰＵ１は、図１に示されている様に、メインＣ
ＰＵバス２〜４に接続され、また、サブＣＰＵ１１はサ
ブＣＰＵバス１５〜１７に接続されている。サブＣＰＵ
バス１５〜１７にはメモリ装置１８が接続されている。
メインＣＰＵバス２〜４とサブＣＰＵバス１５〜１７は
バッファ６〜８を介して接続されている。
【０００７】メインＣＰＵ１は処理能力が高く、メモリ
領域を大きく取ることができる。図２〜図３にサブＣＰ
Ｕ１１のメモリ領域（マップ）からメインＣＰＵ１のメ
モリ領域（マップ）にデータを転送する概要を示す。メ
インＣＰＵ側のメモリマップ上にサブＣＰＵ側のメモリ
マップの一部（図２参照）または全体（図３参照）をマ
ッピングし、メインＣＰＵ１がサブＣＰＵ１１に対して
ＤＭＡコントローラ的にデータを転送できる。そして、
データを転送している期間以外は個々のシステムとして
完結している。全体をマッピングした場合には、サブＣ
ＰＵが制御している全機能に対して必要なデータを転送
することができる。例えば、メインＣＰＵは、サブＣＰ
Ｕの外部入出力データを必要な時に転送することがで
き、サブＣＰＵとの通信プロトコルが不要となる。
領域を大きく取ることができる。図２〜図３にサブＣＰ
Ｕ１１のメモリ領域（マップ）からメインＣＰＵ１のメ
モリ領域（マップ）にデータを転送する概要を示す。メ
インＣＰＵ側のメモリマップ上にサブＣＰＵ側のメモリ
マップの一部（図２参照）または全体（図３参照）をマ
ッピングし、メインＣＰＵ１がサブＣＰＵ１１に対して
ＤＭＡコントローラ的にデータを転送できる。そして、
データを転送している期間以外は個々のシステムとして
完結している。全体をマッピングした場合には、サブＣ
ＰＵが制御している全機能に対して必要なデータを転送
することができる。例えば、メインＣＰＵは、サブＣＰ
Ｕの外部入出力データを必要な時に転送することがで
き、サブＣＰＵとの通信プロトコルが不要となる。
【０００８】＜ロ＞メインＣＰＵ メインＣＰＵ１は、メインＣＰＵアドレスバス２、メイ
ンＣＰＵデータバス３、メインＣＰＵコントロールバス
４に接続されている。図示されていないが、入出力装
置、メモリ装置などの周辺機器は各バス２〜４を介して
メインＣＰＵ１に接続され、メインＣＰＵの下に制御さ
れている。
ンＣＰＵデータバス３、メインＣＰＵコントロールバス
４に接続されている。図示されていないが、入出力装
置、メモリ装置などの周辺機器は各バス２〜４を介して
メインＣＰＵ１に接続され、メインＣＰＵの下に制御さ
れている。
【０００９】＜ハ＞サブＣＰＵ サブＣＰＵ１１は、サブＣＰＵアドレスバス１５、サブ
ＣＰＵデータバス１６、サブＣＰＵコントロールバス１
７に接続されている。メモリ装置１８は各バス１５〜１
７を介してサブＣＰＵ１１に接続されている。それ以外
に、入出力装置などの周辺機器は、図示されていない
が、各バス１５〜１７を介してサブＣＰＵ１１に接続さ
れ、サブＣＰＵの下に制御されている。サブＣＰＵ１１
は、内部アドレスバッファ１２、内部データバッファ１
３、内部制御信号発生バッファ１４を有している。サブ
ＣＰＵ１１には転送開始要求信号を受ける端子と許可信
号を出力する端子を有している。
ＣＰＵデータバス１６、サブＣＰＵコントロールバス１
７に接続されている。メモリ装置１８は各バス１５〜１
７を介してサブＣＰＵ１１に接続されている。それ以外
に、入出力装置などの周辺機器は、図示されていない
が、各バス１５〜１７を介してサブＣＰＵ１１に接続さ
れ、サブＣＰＵの下に制御されている。サブＣＰＵ１１
は、内部アドレスバッファ１２、内部データバッファ１
３、内部制御信号発生バッファ１４を有している。サブ
ＣＰＵ１１には転送開始要求信号を受ける端子と許可信
号を出力する端子を有している。
【００１０】＜ニ＞各バス間のバッファ メインＣＰＵ１とサブＣＰＵ１１とでデータ転送を行う
ために、メインＣＰＵ用のバス２〜４とサブＣＰＵ用の
バス１５〜１７がバッファ６〜８を介して接続されてい
る。両アドレスバスはアドレス結合バッファ６を介し、
両データバスはデータ結合バッファ７を介し、両コント
ロールバスは制御信号発生バッファ８を介して接続され
ている。
ために、メインＣＰＵ用のバス２〜４とサブＣＰＵ用の
バス１５〜１７がバッファ６〜８を介して接続されてい
る。両アドレスバスはアドレス結合バッファ６を介し、
両データバスはデータ結合バッファ７を介し、両コント
ロールバスは制御信号発生バッファ８を介して接続され
ている。
【００１１】メインＣＰＵ１とサブＣＰＵ１１のアドレ
スが相違する場合は、例えば、下位のアドレスを共通に
したり、またアドレス変換で整合性を取ったりする。デ
ータバス幅はサブＣＰＵ側のメモリ装置に合わせて変換
される。また、コントロールバスは、制御信号発生バッ
ファ８でサブＣＰＵと同じ動作をするように構成され
る。
スが相違する場合は、例えば、下位のアドレスを共通に
したり、またアドレス変換で整合性を取ったりする。デ
ータバス幅はサブＣＰＵ側のメモリ装置に合わせて変換
される。また、コントロールバスは、制御信号発生バッ
ファ８でサブＣＰＵと同じ動作をするように構成され
る。
【００１２】各バッファ６〜８は許可信号ライン１０が
接続され、許可信号ライン１０の信号により高インピー
ダンスの遮断状態、又は、通常のバッファ状態となる。
ウェイト信号ライン１９は、制御信号発生バッファ８か
らメインＣＰＵ１に接続され、メインＣＰＵに転送ウエ
イト信号を送る。
接続され、許可信号ライン１０の信号により高インピー
ダンスの遮断状態、又は、通常のバッファ状態となる。
ウェイト信号ライン１９は、制御信号発生バッファ８か
らメインＣＰＵ１に接続され、メインＣＰＵに転送ウエ
イト信号を送る。
【００１３】＜ホ＞デコーダ デコーダ５をメインＣＰＵアドレスバス２に接続し、デ
コードの結果をサブＣＰＵ１１に要求信号ライン９を介
して出力する。デコーダ５はメインＣＰＵ１がサブＣＰ
Ｕ１１にアクセス要求、又は停止の場合に使用され、メ
インＣＰＵ１からのアドレス信号をデコードし、該当す
るアドレスの場合、サブＣＰＵ１１にアクセスの要求を
行う。
コードの結果をサブＣＰＵ１１に要求信号ライン９を介
して出力する。デコーダ５はメインＣＰＵ１がサブＣＰ
Ｕ１１にアクセス要求、又は停止の場合に使用され、メ
インＣＰＵ１からのアドレス信号をデコードし、該当す
るアドレスの場合、サブＣＰＵ１１にアクセスの要求を
行う。
【００１４】以下に、ＣＰＵ間のデータ転送の手順の例
を説明する。 ＜イ＞サブＣＰＵ側からのデータ読出し サブＣＰＵ１１へデータ転送要求をするために、図４に
示されているように、時刻ｔ1 で、メインＣＰＵ１はア
ドレスバス２に所定のアドレス信号を出力するととも
に、データバス３とコントロールバス４をデータの読出
しのために開放する。
を説明する。 ＜イ＞サブＣＰＵ側からのデータ読出し サブＣＰＵ１１へデータ転送要求をするために、図４に
示されているように、時刻ｔ1 で、メインＣＰＵ１はア
ドレスバス２に所定のアドレス信号を出力するととも
に、データバス３とコントロールバス４をデータの読出
しのために開放する。
【００１５】時刻ｔ1 後に、そのアドレス信号をデコー
ダ５がデコードして、転送開始要求信号を要求信号ライ
ン９に出力する。時刻ｔ2 に、サブＣＰＵ１１は、転送
開始要求信号を受け、その要求を受け入れることが可能
な場合、転送開始許可信号を許可信号ライン１０に出力
するとともに、サブＣＰＵバス１５〜１７をデータ読出
しのために開放する。この許可信号ライン１０は、アド
レス結合バッファ６、データ結合バッファ７、制御信号
発生バッファ８に接続されており、各々に転送開始許可
信号が与えられる。
ダ５がデコードして、転送開始要求信号を要求信号ライ
ン９に出力する。時刻ｔ2 に、サブＣＰＵ１１は、転送
開始要求信号を受け、その要求を受け入れることが可能
な場合、転送開始許可信号を許可信号ライン１０に出力
するとともに、サブＣＰＵバス１５〜１７をデータ読出
しのために開放する。この許可信号ライン１０は、アド
レス結合バッファ６、データ結合バッファ７、制御信号
発生バッファ８に接続されており、各々に転送開始許可
信号が与えられる。
【００１６】各バッファ６〜８に転送開始許可信号が与
えられると、時刻ｔ2 で、各バッファは高インピーダン
ス状態から通常のバッファ状態になり、メインＣＰＵ用
のバス２〜４とサブＣＰＵ用のバス１５〜１７が接続状
態になり、メインＣＰＵ側からサブＣＰＵ側のメモリ装
置１８にアクセスされ、メモリ装置のデータがメインＣ
ＰＵ側に読出される。
えられると、時刻ｔ2 で、各バッファは高インピーダン
ス状態から通常のバッファ状態になり、メインＣＰＵ用
のバス２〜４とサブＣＰＵ用のバス１５〜１７が接続状
態になり、メインＣＰＵ側からサブＣＰＵ側のメモリ装
置１８にアクセスされ、メモリ装置のデータがメインＣ
ＰＵ側に読出される。
【００１７】読出しが終了すると、時刻ｔ4 で、要求信
号ライン９の信号により、サブＣＰＵから許可信号ライ
ン１０に終了信号が出力され、アドレス結合バッファ
６、データ結合バッファ７、制御信号発生バッファ８に
入力される。
号ライン９の信号により、サブＣＰＵから許可信号ライ
ン１０に終了信号が出力され、アドレス結合バッファ
６、データ結合バッファ７、制御信号発生バッファ８に
入力される。
【００１８】各バッファ６〜８に終了のための信号が与
えられると、時刻ｔ5 で、各バッファは高インピーダン
スとなり、メインＣＰＵ用のバス２〜４とサブＣＰＵ用
のバス１５〜１７が遮断され、各バスは、各々メインＣ
ＰＵとサブＣＰＵに開放される。そして、時刻ｔ6 でメ
インＣＰＵは次の動作に入る。
えられると、時刻ｔ5 で、各バッファは高インピーダン
スとなり、メインＣＰＵ用のバス２〜４とサブＣＰＵ用
のバス１５〜１７が遮断され、各バスは、各々メインＣ
ＰＵとサブＣＰＵに開放される。そして、時刻ｔ6 でメ
インＣＰＵは次の動作に入る。
【００１９】なお、サブＣＰＵ１１のアクセススピード
がメインＣＰＵ１に比べて低速の場合には、制御信号発
生バッファ８は、ウエイト信号ライン１９を介してメイ
ンＣＰＵに転送ウエイト信号１９を出力する。
がメインＣＰＵ１に比べて低速の場合には、制御信号発
生バッファ８は、ウエイト信号ライン１９を介してメイ
ンＣＰＵに転送ウエイト信号１９を出力する。
【００２０】＜ロ＞サブＣＰＵ側へのデータ書込み サブＣＰＵ１１へデータを転送するために、図５に示さ
れているように、時刻ｔ1 で、メインＣＰＵ１はアドレ
スバス２に所定のアドレス信号を出力し、データバス３
に書込み用データを出力し、コントロールバス４をデー
タの書込みのために開放する。
れているように、時刻ｔ1 で、メインＣＰＵ１はアドレ
スバス２に所定のアドレス信号を出力し、データバス３
に書込み用データを出力し、コントロールバス４をデー
タの書込みのために開放する。
【００２１】時刻ｔ1 後に、そのアドレス信号をデコー
ダ５がデコードして、転送開始要求信号を要求信号ライ
ン９に出力する。
ダ５がデコードして、転送開始要求信号を要求信号ライ
ン９に出力する。
【００２２】時刻ｔ2 に、サブＣＰＵ１は、転送開始要
求信号を受け、その要求を受け入れることが可能な場
合、転送開始許可信号を許可信号ライン１０に出力する
とともに、サブＣＰＵ用のバス１５〜１７をデータ書込
みのために開放する。この許可信号ライン１０は、アド
レス結合バッファ６、データ結合バッファ７、制御信号
発生バッファ８に接続されており、各々に転送開始許可
信号が与えられる。各バッファ６〜８に転送開始許可信
号が与えられると、時刻ｔ2 でメインＣＰＵバス２〜４
とサブＣＰＵバス１５〜１７が接続される。
求信号を受け、その要求を受け入れることが可能な場
合、転送開始許可信号を許可信号ライン１０に出力する
とともに、サブＣＰＵ用のバス１５〜１７をデータ書込
みのために開放する。この許可信号ライン１０は、アド
レス結合バッファ６、データ結合バッファ７、制御信号
発生バッファ８に接続されており、各々に転送開始許可
信号が与えられる。各バッファ６〜８に転送開始許可信
号が与えられると、時刻ｔ2 でメインＣＰＵバス２〜４
とサブＣＰＵバス１５〜１７が接続される。
【００２３】時刻ｔ3 で、メインＣＰＵコントロールバ
ス４の書込み制御命令により、サブＣＰＵ側のメモリ装
置１８にアクセスされ、メインＣＰＵ側からメモリ装置
１８にデータが書込まれる。
ス４の書込み制御命令により、サブＣＰＵ側のメモリ装
置１８にアクセスされ、メインＣＰＵ側からメモリ装置
１８にデータが書込まれる。
【００２４】時刻ｔ4 で、メインＣＰＵコントロールバ
ス４の書込み制御命令が反転し、書込みが終了する。要
求信号ライン９の信号により、サブＣＰＵから許可信号
ライン１０に信号が出力され、アドレス結合バッファ
６、データ結合バッファ７、制御信号発生バッファ８に
入力される。
ス４の書込み制御命令が反転し、書込みが終了する。要
求信号ライン９の信号により、サブＣＰＵから許可信号
ライン１０に信号が出力され、アドレス結合バッファ
６、データ結合バッファ７、制御信号発生バッファ８に
入力される。
【００２５】各バッファ６〜８に終了のための信号が与
えられると、時刻ｔ5 でメインＣＰＵ用のバス２〜４と
サブＣＰＵ用のバス１５〜１７が遮断され、各バスは、
各々メインＣＰＵとサブＣＰＵに開放される。
えられると、時刻ｔ5 でメインＣＰＵ用のバス２〜４と
サブＣＰＵ用のバス１５〜１７が遮断され、各バスは、
各々メインＣＰＵとサブＣＰＵに開放される。
【００２６】各バッファ６〜８に終了のための信号が与
えられると、時刻ｔ6 で、各バッファは高インピーダン
スとなり、メインＣＰＵ用のバス２〜４とサブＣＰＵ用
のバス１５〜１７が遮断され、各バスは、各々メインＣ
ＰＵとサブＣＰＵに開放される。そして、時刻ｔ7 でメ
インＣＰＵは次の動作に入る。
えられると、時刻ｔ6 で、各バッファは高インピーダン
スとなり、メインＣＰＵ用のバス２〜４とサブＣＰＵ用
のバス１５〜１７が遮断され、各バスは、各々メインＣ
ＰＵとサブＣＰＵに開放される。そして、時刻ｔ7 でメ
インＣＰＵは次の動作に入る。
【００２７】なお、図４〜図５の格子状の波形は、高
（ハイ）か低（ロウ）のいずれになるか不明であること
を示している。また、図４〜図５のアドレス結合バッフ
ァ、データ結合バッファ、制御信号発生バッファ、内部
アドレスバッファ、内部データバッファ、及び内部制御
信号発生バッファの各波形は、これらバッファから出力
される信号を示している。
（ハイ）か低（ロウ）のいずれになるか不明であること
を示している。また、図４〜図５のアドレス結合バッフ
ァ、データ結合バッファ、制御信号発生バッファ、内部
アドレスバッファ、内部データバッファ、及び内部制御
信号発生バッファの各波形は、これらバッファから出力
される信号を示している。
【００２８】
【本発明の効果】本発明は、つぎの様な効果を得ること
ができる。 ＜イ＞ＣＰＵの能力差に関係なく、高速な処理が可能な
ＣＰＵ側の能力に応じたデータ転送が可能となり、シス
テム全体の処理速度を向上することが可能となった。 ＜ロ＞メインＣＰＵからサブＣＰＵへ任意の時にデータ
転送が可能となるため、特別な通信手段（プロトコル）
が不要となる。
ができる。 ＜イ＞ＣＰＵの能力差に関係なく、高速な処理が可能な
ＣＰＵ側の能力に応じたデータ転送が可能となり、シス
テム全体の処理速度を向上することが可能となった。 ＜ロ＞メインＣＰＵからサブＣＰＵへ任意の時にデータ
転送が可能となるため、特別な通信手段（プロトコル）
が不要となる。
【図１】マルチＣＰＵの接続図
【図２】サブＣＰＵ側からメインＣＰＵ側に部分データ
を転送する図
を転送する図
【図３】サブＣＰＵ側からメインＣＰＵ側に全データを
転送する図
転送する図
【図４】サブＣＰＵからの読出しのタイムチャート図
【図５】サブＣＰＵへの書込みのタイムチャート図
Claims (2)
- 【請求項１】複数のＣＰＵを備えたマルチＣＰＵシステ
ムにおいて、 第１ＣＰＵのアドレスバスと第２ＣＰＵのアドレスバス
の間に接続された第１ゲート回路と、 第１ＣＰＵのデータバスと第２ＣＰＵのデータバスの間
に接続された第２ゲート回路と、 第１ＣＰＵの制御信号バスと第２ＣＰＵの制御信号バス
の間に接続された第３ゲート回路と、 第２ＣＰＵ用のアドレスバス、データバス、及び制御信
号バスが接続された第２ＣＰＵ用メモリ装置とを備え、 第１ＣＰＵが第２ＣＰＵ用メモリ装置をアクセスする場
合、第２ＣＰＵは第２ＣＰＵのアドレスバス、データバ
ス及び制御信号バスを第１ＣＰＵに開放し、該第１乃至
第３ゲート回路を開くことを特徴とする、 マルチＣＰＵシステム。 - 【請求項２】特許請求の範囲の請求項１に記載のマルチ
ＣＰＵシステムにおいて、 第１ＣＰＵがメインＣＰＵであり、第２ＣＰＵがサブＣ
ＰＵであることを特徴とする、 マルチＣＰＵシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21709393A JPH0756860A (ja) | 1993-08-09 | 1993-08-09 | マルチｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21709393A JPH0756860A (ja) | 1993-08-09 | 1993-08-09 | マルチｃｐｕシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0756860A true JPH0756860A (ja) | 1995-03-03 |
Family
ID=16698736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21709393A Pending JPH0756860A (ja) | 1993-08-09 | 1993-08-09 | マルチｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756860A (ja) |
-
1993
- 1993-08-09 JP JP21709393A patent/JPH0756860A/ja active Pending
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