JPH0547856B2 - - Google Patents
Info
- Publication number
- JPH0547856B2 JPH0547856B2 JP58231391A JP23139183A JPH0547856B2 JP H0547856 B2 JPH0547856 B2 JP H0547856B2 JP 58231391 A JP58231391 A JP 58231391A JP 23139183 A JP23139183 A JP 23139183A JP H0547856 B2 JPH0547856 B2 JP H0547856B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- storage means
- logical
- conversion
- logical address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 28
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
〔発明の利用分野〕
本発明はデータ処理装置あるいはデータ処理シ
ステムに係るアドレス変換装置に関する。 〔発明の背景〕 近年、マイクロコンピユータは半導体特に
MOS（Metal Oxide Semiconductor）の微細化
技術の急速な進展に伴ない、ミニコンピユータに
匹適する性能・機能をもつものが現れてきた。こ
のような状況では、マイクロコンピユータといえ
どもミニコンピユータや大型コンピユータと使用
上の差異はなくなりつつある。例えば、ソフトウ
エアの観点から見ても、ソフト生産性や取扱いは
何ら変るところはない。ユーザあるいはプログラ
マが自由に莫大なメモリ空間を活用する事のでき
る仮想記憶方式も不可欠となつてきている。ここ
で、ソフトウエアから見えるメモリ、入出力装置
等のアドレス空間（論理アドレス）と実際のメモ
リ、入出力装置等のアドレス空間（一般に実アド
レス又は物理アドレスと呼ばれるが、以下物理ア
ドレスと称す）との間のギヤツプを埋めるアドレ
ス変換を行うアドレス変換機構が必要となつてい
る。 第１図はアドレス変換機構を含む代表的なマイ
クロコンピユータ・システムを示したものであ
る。本システムは、マイクロプロセツサ１０、ア
ドレス変換機構１１、メモリ１２から成り、デー
タ線１ａ、論理アドレス線下位１ｂ、論理アドレ
ス線上位１ｃ、物理アドレス線上位１ｄ、バス・
エラー信号１ｅ、論理アドレスのストローブ線
（LAS）１ｆ、物理アドレスのストローブ線
（PAS）１ｈ、メモリのＲ／Ｗ（Read／Write）
信号１ｉによつて接続されている。尚、マイクロ
プロセツサ１０とアドレス変換機構１１を１チツ
プ上に集積するマイクロプロセツサ１３に於いて
もシステムの接続は同様である。論理アドレスか
ら物理アドレスへのアドレス変換過程を第２図を
用いながら説明する。 論理アドレスを例えば32ビツトとし、論理アド
レスの下位８ビツト１ｂはそのまま物理アドレス
の下位８ビツトとし、論理アドレスの上位24ビツ
ト１ｃをアドレス変換機構１１を通して物理アド
レスの上位16ビツト１ｄを発生する。ここで論理
アドレスと物理アドレスの下位８ビツト１ｂを変
換しないのは256（＝28）語単位でメモリの実空間
を分割するからである。また、論理アドレスが32
ビツト（４GB）、物理アドレスが24ビツト
（16MB）を想定しており、プログラムに許され
た莫大なメモリ空間を実際のハードウエアへマツ
ピングする役割を果すのがアドレス変換機構１１
である。 第１図に於いて、マイクロプロセツサ１０は論
理アドレス１ｂ，１ｃを出力する際、同時にその
アドレス・ストローブ（LAS）１ｆとＲ／Ｗ信
号１ｉを出力する。アドレス変換機構１１がアド
レス変換可能ならば論理アドレス１ｄとそのアド
レス・ストローブ（PAS）１ｈを出力してメモ
リ１２を実際にアクセスする。もし、アドレス変
換機構１１がアドレス変換できない場合、後述す
る論理アドレス・テーブルの中に入力する論理ア
ドレス１ｃと一致するものが無い場合、バス・エ
ラー信号１ｅをマイクロプロセツサ１０に返し、
マイクロプロセツサ１０は上記論理アドレス・テ
ーブル中の１つを新しい論理アドレスに変更する
と共に、対応する論理アドレスを後述の物理アド
レス・テーブルに書き込み、再びアドレス変換を
アドレス変換機構１１に要求して目的を達する。
以上の２つのアドレステーブルの更新はシステ
ム・プログラム（OS；Operating System）が行
うのが一般的である。 次に、第３図を用いてアドレス変換機構１１の
詳細構成及び動作を説明する。アドレス変換機構
１１に於けるアドレス変換方式には幾つかの方式
があるが、ここでは一般的な２レベル変換方式を
例にとつて説明する。アドレス変換機構１１は、
例えば、論理アドレスの上位24ビツトをメモリサ
イクル毎に一時記憶する手段であるラツチ３０、
論理アドレス群を格納する論理アドレス・テーブ
ル３１、物理アドレス群を格納する物理アドレ
ス・テーブル３２、入力する論理アドレスの一部
と対応する論理アドレス・テーブル内の１つの論
理アドレスとの一致検出を行うコンパレータ３
３、物理アドレスの出力と共に出力されるアドレ
ス・ストローブ発生回路３４及びバス・エラー信
号送出バツフア３５から成る。 アドレス変換機構１１に入力する論理アドレス
の上位24ビツトは更に例えば上位16ビツト、下位
８ビツトの２レベルに分割される。これら24ビツ
トのアドレスはアドレス・ストローブ信号
（LAS）１ｆによりラツチ３０に置数される。ラ
ツチ３０に置数された24ビツト・アドレスの下位
８ビツト３ａは論理アドレス・テーブル３１及び
物理アドレス・テーブル３２のアドレス源とな
り、256組の論理−物理アドレス対の１つを選択
し、読み出す。一方、ラツチ３０に置数された論
理アドレスの上位16ビツト３ｃは、論理アドレ
ス・テーブル３１から読み出された論理アドレス
３ｂとコンパレータ３３により比較される。コン
パレータ３３による比較結果、一致が検出される
と信号３ｄによりアドレス・ストローブ発生回路
３４を駆動し、物理アドレス・ストローブ
（PAS）１ｈを出力し、物理アドレス・テーブル
３２から読み出された物理アドレスの上位16ビツ
ト１ｄが変換後の真の物理アドレスの上位16ビツ
トであることをメモリ12側に示す。 尚、アドレス変換機構１１に入力する論理アド
レスの上位24ビツト１ｃに一致するものが論理ア
ドレス・テーブル３１内に存在しない場合には、
コンパレータ３３の出力はバツフア３５を介し
て、バス・エラー信号１ｅとしてマイクロプロセ
ツサ１０に返されることになる。 以上の如く動作するアドレス変換機構１１には
高速化の観点から以下の様な問題がある。 第４図にはアドレス変換機構１１を持たないシ
ステムの場合のメモリ・バス・インタフエイスを
示したものである。メモリ１２のデータを読むリ
ード動作の場合、メモリサイクルになるリード・
サイクルは、４クロツク・サイクルで実行できる
例を示している。 第５図はアドレス変換機構１１を持つシステ
ム、即ち、論理アドレス１ｃから物理アドレス１
ｄへの変換を含むシステムの場合のメモリ・バ
ス・インタフエイスを示したものである。T1，
T2の２クロツク・サイクルがアドレス変換時間、
即ち、第３図に於ける論理、物理アドレス・テー
ブル３１，３２のアクセス時間とコンパレータ３
３のアドレス比較時間、に当てられ、アドレス変
換のない場合に比較して1.5倍のメモリ・サイク
ル時間を要してしまうことになる。 メモリ・アクセスの多いもの例えばマイクロプ
ロセツサではこのメモリ・サイクル時間の増大が
そのまま性能に置き換えられる結果となるため、
マイクロコンピユータ全体のシステム性能低下に
直結する問題となる。 〔発明の目的〕 本発明は前述した従来例の問題点に鑑みなされ
たものであり、その目的は論理アドレスから物理
アドレスへの変換を高速に行い得るアドレス変換
装置を提供するにある。 〔発明の概要〕 本発明は上記の目的を達成するために一旦物理
アドレスに変換された論理アドレスが引き続き入
力した場合には、前回の変換結果の物理アドレス
をスタツクしておくことによりこれを即出力でき
るようにして高速なアドレス変換が行えるように
したことに特徴がある。 つまり、本発明のアドレス変換装置の特徴は、
複数の論理アドレス発生源から得られる複数の論
理アドレスをそれぞれ格納する複数の第１の格納
手段と、上記論理アドレスの発生源の数に対応し
た上記論理アドレスの上位Ｍ（Ｍは１以上の整数）
ビツトに変化があつたか否かを示す情報をそれぞ
れ格納する複数の第２の格納手段と、上記複数の
第１の格納手段と上記複数の第２の格納手段の中
から、上記複数の論理アドレス発生源のうちどの
論理アドレス発生源のアドレス変換を行なうかを
選択する情報に応じて、それぞれ１つの第１の格
納手段の論理アドレスと１つの第２の格納手段の
情報を選択する選択手段と、上記選択手段によつ
て選択された第１の格納手段の論理アドレスを物
理アドレスに変換する変換手段と、上記変換手段
によつて変換された物理アドレス情報を格納する
第３の格納手段とを有し、上記選択手段によつて
選択された上記第２の格納手段の情報を判定し、
上記判定結果によつてアドレス変換を行なう場合
には、上記変換手段によつて得られる物理アドレ
スが送出され、上記判定結果によつてアドレス変
換を行なわない場合には、その時点において第３
の格納手段にある物理アドレスを送出することで
ある。 また、本発明の好ましい実施態様では、前記し
た変換結果の物理アドレスのスタツクを論理アド
レスの供給源毎に準備するようにしたことにあ
る。 〔発明の実施例〕 次に、本発明を好適に実施する具体的な一実施
例を図面を用いて説明する。 第６図は本発明の一実施例になるアドレス変換
機構の構成を示したものである。第３図に示した
従来例のアドレス変換機構１１に対し、変換後の
物理アドレスの上位Ｋビツトを登録する手段とな
るスタツク機構６０、アドレス・ストローブ発生
回路６１が付加あるいは変更されるものと考える
ことができる。以下、本実施例になるアドレス変
換機構の動作概要を説明する。 (1) 初期及び通常のアドレス変換 アドレス変換機構に入力する論理アドレスの上
位24ビツトLA31〜８１ｃを物理アドレスの上位
16ビツト１ｄに変換するまでは従来のアドレス変
換機構１１と同様である。しかし、このような変
換は（No Address Translation）信号６
ｃが“Ｈ”即ち、アドレス変換を必要とする時に
有効である。 (2) スタツク機構６０への物理アドレス登録 本実施例になるアドレス変換機構の検出信号と
しては信号６ｃ以外、ステータス入力信号
S0，S1（６ａ，６ｂ）が必要である。本信号S0，
S1は論理アドレスの上位24ビツトLA31−８１ｃ
を送出する元がそのアドレス源を示すために発生
する信号であり、スタツク機構６０内のどのスタ
ツクに変換後の物理アドレスの上位16ビツトを登
録するかを決めるために使用される。本実施例で
の信号S0，S1の意味を第１表に示す。スタツク機
構６０への変換物理アドレスの登録と同時に物理
アドレスとしてメモリ12側へ出力される。
ステムに係るアドレス変換装置に関する。 〔発明の背景〕 近年、マイクロコンピユータは半導体特に
MOS（Metal Oxide Semiconductor）の微細化
技術の急速な進展に伴ない、ミニコンピユータに
匹適する性能・機能をもつものが現れてきた。こ
のような状況では、マイクロコンピユータといえ
どもミニコンピユータや大型コンピユータと使用
上の差異はなくなりつつある。例えば、ソフトウ
エアの観点から見ても、ソフト生産性や取扱いは
何ら変るところはない。ユーザあるいはプログラ
マが自由に莫大なメモリ空間を活用する事のでき
る仮想記憶方式も不可欠となつてきている。ここ
で、ソフトウエアから見えるメモリ、入出力装置
等のアドレス空間（論理アドレス）と実際のメモ
リ、入出力装置等のアドレス空間（一般に実アド
レス又は物理アドレスと呼ばれるが、以下物理ア
ドレスと称す）との間のギヤツプを埋めるアドレ
ス変換を行うアドレス変換機構が必要となつてい
る。 第１図はアドレス変換機構を含む代表的なマイ
クロコンピユータ・システムを示したものであ
る。本システムは、マイクロプロセツサ１０、ア
ドレス変換機構１１、メモリ１２から成り、デー
タ線１ａ、論理アドレス線下位１ｂ、論理アドレ
ス線上位１ｃ、物理アドレス線上位１ｄ、バス・
エラー信号１ｅ、論理アドレスのストローブ線
（LAS）１ｆ、物理アドレスのストローブ線
（PAS）１ｈ、メモリのＲ／Ｗ（Read／Write）
信号１ｉによつて接続されている。尚、マイクロ
プロセツサ１０とアドレス変換機構１１を１チツ
プ上に集積するマイクロプロセツサ１３に於いて
もシステムの接続は同様である。論理アドレスか
ら物理アドレスへのアドレス変換過程を第２図を
用いながら説明する。 論理アドレスを例えば32ビツトとし、論理アド
レスの下位８ビツト１ｂはそのまま物理アドレス
の下位８ビツトとし、論理アドレスの上位24ビツ
ト１ｃをアドレス変換機構１１を通して物理アド
レスの上位16ビツト１ｄを発生する。ここで論理
アドレスと物理アドレスの下位８ビツト１ｂを変
換しないのは256（＝28）語単位でメモリの実空間
を分割するからである。また、論理アドレスが32
ビツト（４GB）、物理アドレスが24ビツト
（16MB）を想定しており、プログラムに許され
た莫大なメモリ空間を実際のハードウエアへマツ
ピングする役割を果すのがアドレス変換機構１１
である。 第１図に於いて、マイクロプロセツサ１０は論
理アドレス１ｂ，１ｃを出力する際、同時にその
アドレス・ストローブ（LAS）１ｆとＲ／Ｗ信
号１ｉを出力する。アドレス変換機構１１がアド
レス変換可能ならば論理アドレス１ｄとそのアド
レス・ストローブ（PAS）１ｈを出力してメモ
リ１２を実際にアクセスする。もし、アドレス変
換機構１１がアドレス変換できない場合、後述す
る論理アドレス・テーブルの中に入力する論理ア
ドレス１ｃと一致するものが無い場合、バス・エ
ラー信号１ｅをマイクロプロセツサ１０に返し、
マイクロプロセツサ１０は上記論理アドレス・テ
ーブル中の１つを新しい論理アドレスに変更する
と共に、対応する論理アドレスを後述の物理アド
レス・テーブルに書き込み、再びアドレス変換を
アドレス変換機構１１に要求して目的を達する。
以上の２つのアドレステーブルの更新はシステ
ム・プログラム（OS；Operating System）が行
うのが一般的である。 次に、第３図を用いてアドレス変換機構１１の
詳細構成及び動作を説明する。アドレス変換機構
１１に於けるアドレス変換方式には幾つかの方式
があるが、ここでは一般的な２レベル変換方式を
例にとつて説明する。アドレス変換機構１１は、
例えば、論理アドレスの上位24ビツトをメモリサ
イクル毎に一時記憶する手段であるラツチ３０、
論理アドレス群を格納する論理アドレス・テーブ
ル３１、物理アドレス群を格納する物理アドレ
ス・テーブル３２、入力する論理アドレスの一部
と対応する論理アドレス・テーブル内の１つの論
理アドレスとの一致検出を行うコンパレータ３
３、物理アドレスの出力と共に出力されるアドレ
ス・ストローブ発生回路３４及びバス・エラー信
号送出バツフア３５から成る。 アドレス変換機構１１に入力する論理アドレス
の上位24ビツトは更に例えば上位16ビツト、下位
８ビツトの２レベルに分割される。これら24ビツ
トのアドレスはアドレス・ストローブ信号
（LAS）１ｆによりラツチ３０に置数される。ラ
ツチ３０に置数された24ビツト・アドレスの下位
８ビツト３ａは論理アドレス・テーブル３１及び
物理アドレス・テーブル３２のアドレス源とな
り、256組の論理−物理アドレス対の１つを選択
し、読み出す。一方、ラツチ３０に置数された論
理アドレスの上位16ビツト３ｃは、論理アドレ
ス・テーブル３１から読み出された論理アドレス
３ｂとコンパレータ３３により比較される。コン
パレータ３３による比較結果、一致が検出される
と信号３ｄによりアドレス・ストローブ発生回路
３４を駆動し、物理アドレス・ストローブ
（PAS）１ｈを出力し、物理アドレス・テーブル
３２から読み出された物理アドレスの上位16ビツ
ト１ｄが変換後の真の物理アドレスの上位16ビツ
トであることをメモリ12側に示す。 尚、アドレス変換機構１１に入力する論理アド
レスの上位24ビツト１ｃに一致するものが論理ア
ドレス・テーブル３１内に存在しない場合には、
コンパレータ３３の出力はバツフア３５を介し
て、バス・エラー信号１ｅとしてマイクロプロセ
ツサ１０に返されることになる。 以上の如く動作するアドレス変換機構１１には
高速化の観点から以下の様な問題がある。 第４図にはアドレス変換機構１１を持たないシ
ステムの場合のメモリ・バス・インタフエイスを
示したものである。メモリ１２のデータを読むリ
ード動作の場合、メモリサイクルになるリード・
サイクルは、４クロツク・サイクルで実行できる
例を示している。 第５図はアドレス変換機構１１を持つシステ
ム、即ち、論理アドレス１ｃから物理アドレス１
ｄへの変換を含むシステムの場合のメモリ・バ
ス・インタフエイスを示したものである。T1，
T2の２クロツク・サイクルがアドレス変換時間、
即ち、第３図に於ける論理、物理アドレス・テー
ブル３１，３２のアクセス時間とコンパレータ３
３のアドレス比較時間、に当てられ、アドレス変
換のない場合に比較して1.5倍のメモリ・サイク
ル時間を要してしまうことになる。 メモリ・アクセスの多いもの例えばマイクロプ
ロセツサではこのメモリ・サイクル時間の増大が
そのまま性能に置き換えられる結果となるため、
マイクロコンピユータ全体のシステム性能低下に
直結する問題となる。 〔発明の目的〕 本発明は前述した従来例の問題点に鑑みなされ
たものであり、その目的は論理アドレスから物理
アドレスへの変換を高速に行い得るアドレス変換
装置を提供するにある。 〔発明の概要〕 本発明は上記の目的を達成するために一旦物理
アドレスに変換された論理アドレスが引き続き入
力した場合には、前回の変換結果の物理アドレス
をスタツクしておくことによりこれを即出力でき
るようにして高速なアドレス変換が行えるように
したことに特徴がある。 つまり、本発明のアドレス変換装置の特徴は、
複数の論理アドレス発生源から得られる複数の論
理アドレスをそれぞれ格納する複数の第１の格納
手段と、上記論理アドレスの発生源の数に対応し
た上記論理アドレスの上位Ｍ（Ｍは１以上の整数）
ビツトに変化があつたか否かを示す情報をそれぞ
れ格納する複数の第２の格納手段と、上記複数の
第１の格納手段と上記複数の第２の格納手段の中
から、上記複数の論理アドレス発生源のうちどの
論理アドレス発生源のアドレス変換を行なうかを
選択する情報に応じて、それぞれ１つの第１の格
納手段の論理アドレスと１つの第２の格納手段の
情報を選択する選択手段と、上記選択手段によつ
て選択された第１の格納手段の論理アドレスを物
理アドレスに変換する変換手段と、上記変換手段
によつて変換された物理アドレス情報を格納する
第３の格納手段とを有し、上記選択手段によつて
選択された上記第２の格納手段の情報を判定し、
上記判定結果によつてアドレス変換を行なう場合
には、上記変換手段によつて得られる物理アドレ
スが送出され、上記判定結果によつてアドレス変
換を行なわない場合には、その時点において第３
の格納手段にある物理アドレスを送出することで
ある。 また、本発明の好ましい実施態様では、前記し
た変換結果の物理アドレスのスタツクを論理アド
レスの供給源毎に準備するようにしたことにあ
る。 〔発明の実施例〕 次に、本発明を好適に実施する具体的な一実施
例を図面を用いて説明する。 第６図は本発明の一実施例になるアドレス変換
機構の構成を示したものである。第３図に示した
従来例のアドレス変換機構１１に対し、変換後の
物理アドレスの上位Ｋビツトを登録する手段とな
るスタツク機構６０、アドレス・ストローブ発生
回路６１が付加あるいは変更されるものと考える
ことができる。以下、本実施例になるアドレス変
換機構の動作概要を説明する。 (1) 初期及び通常のアドレス変換 アドレス変換機構に入力する論理アドレスの上
位24ビツトLA31〜８１ｃを物理アドレスの上位
16ビツト１ｄに変換するまでは従来のアドレス変
換機構１１と同様である。しかし、このような変
換は（No Address Translation）信号６
ｃが“Ｈ”即ち、アドレス変換を必要とする時に
有効である。 (2) スタツク機構６０への物理アドレス登録 本実施例になるアドレス変換機構の検出信号と
しては信号６ｃ以外、ステータス入力信号
S0，S1（６ａ，６ｂ）が必要である。本信号S0，
S1は論理アドレスの上位24ビツトLA31−８１ｃ
を送出する元がそのアドレス源を示すために発生
する信号であり、スタツク機構６０内のどのスタ
ツクに変換後の物理アドレスの上位16ビツトを登
録するかを決めるために使用される。本実施例で
の信号S0，S1の意味を第１表に示す。スタツク機
構６０への変換物理アドレスの登録と同時に物理
アドレスとしてメモリ12側へ出力される。
本発明によれば、論理アドレスから物理アドレ
スへの変換を高速に行ない得るアドレス変換機構
を得ることができる。
スへの変換を高速に行ない得るアドレス変換機構
を得ることができる。
第１図はアドレス変換機構を有するマイクロコ
ンピユータ・システムの構成を示す図、第２図は
アドレス変換の概念を示す図、第３図は従来のア
ドレス変換機構の構成を示す図、第４図はアドレ
ス変換機構を持たないマイクロコンピユータ・シ
ステムにおけるメモリ・バス・インタフエイスを
示す図、第５図はアドレス変換機構を持つ従来の
マイクロコンピユータ・システムにおけるメモ
リ・バス・インタフエイスを示す図、第６図は本
発明の一実施例になるアドレス変換機構の構成を
示す図、第７図は本発明の一実施例になるアドレ
ス変換機構におけるスタツク機構の詳細構成を示
す図、第８図は本発明の一実施例になるアドレス
変換機構におけるアドレス・ストローブ発生回路
の構成を示す図、第９図は本発明の一実施例にな
るアドレス変換機構を含むマイクロコンピユー
タ・システムにおけるメモリ・バス・インタフエ
イスを示す図、第１０図は論理アドレス送出側の
機構を示す図、第１１図はプログラム・カウンタ
部の機構を示す図、第１２図はそのタイムチヤー
トを示す図、第１３図は論理アドレス送出例を示
す図である。 ６０……スタツク機構、６１……アドレス・ス
トローブ発生回路、８１，８２，８３，８４……
スタツク、８０１〜８０４，８２１〜８２４……
デコーダ、８１１〜８１４……クロツク・ゲー
ト、８３１〜８３４，８４１〜８４４，８５０…
…物理アドレス選択・出力回路。
ンピユータ・システムの構成を示す図、第２図は
アドレス変換の概念を示す図、第３図は従来のア
ドレス変換機構の構成を示す図、第４図はアドレ
ス変換機構を持たないマイクロコンピユータ・シ
ステムにおけるメモリ・バス・インタフエイスを
示す図、第５図はアドレス変換機構を持つ従来の
マイクロコンピユータ・システムにおけるメモ
リ・バス・インタフエイスを示す図、第６図は本
発明の一実施例になるアドレス変換機構の構成を
示す図、第７図は本発明の一実施例になるアドレ
ス変換機構におけるスタツク機構の詳細構成を示
す図、第８図は本発明の一実施例になるアドレス
変換機構におけるアドレス・ストローブ発生回路
の構成を示す図、第９図は本発明の一実施例にな
るアドレス変換機構を含むマイクロコンピユー
タ・システムにおけるメモリ・バス・インタフエ
イスを示す図、第１０図は論理アドレス送出側の
機構を示す図、第１１図はプログラム・カウンタ
部の機構を示す図、第１２図はそのタイムチヤー
トを示す図、第１３図は論理アドレス送出例を示
す図である。 ６０……スタツク機構、６１……アドレス・ス
トローブ発生回路、８１，８２，８３，８４……
スタツク、８０１〜８０４，８２１〜８２４……
デコーダ、８１１〜８１４……クロツク・ゲー
ト、８３１〜８３４，８４１〜８４４，８５０…
…物理アドレス選択・出力回路。
Claims (1)
- 【特許請求の範囲】 １ 複数の論理アドレス発生源から得られる複数
の論理アドレスをそれぞれ格納する複数の第１の
格納手段と、 上記論理アドレスの発生源の数に対応した上記
論理アドレスの上位Ｍ（Ｍは１以上の整数）ビツ
トに変化があつたか否かを示す情報をそれぞれ格
納する複数の第２の格納手段と、 上記複数の第１の格納手段と上記複数の第２の
格納手段の中から、上記複数の論理アドレス発生
源のうちどの論理アドレス発生源のアドレス変換
を行なうかを選択する情報に応じて、それぞれ１
つの第１の格納手段の論理アドレスと１つの第２
の格納手段の情報を選択する選択手段と、 上記選択手段によつて選択された第１の格納手
段の論理アドレスを物理アドレスに変換する変換
手段と、 上記変換手段によつて変換された物理アドレス
情報を格納する第３の格納手段とを有し、 上記選択手段によつて選択された上記第２の格
納手段の情報を判定し、上記判定結果によつてア
ドレス変換を行なう場合には、上記変換手段によ
つて得られる物理アドレスが送出され、上記判定
結果によつてアドレス変換を行なわない場合に
は、その時点において第３の格納手段にある物理
アドレスが送出されることを特徴とするアドレス
変換装置。 ２ 特許請求の範囲第１項において、 上記複数の論理アドレス発生源は、データ処理
装置における命令語およびデータの格納されてい
る番地、DMAコントローラのデータの転送元番
地および転送先番地を示す手段を含むことを特徴
とするアドレス変換装置。 ３ 特許請求の範囲第１項において、 上記第３の格納手段は、上記複数の論理アドレ
ス発生源ごとに有することを特徴とするアドレス
変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231391A JPS60123946A (ja) | 1983-12-09 | 1983-12-09 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231391A JPS60123946A (ja) | 1983-12-09 | 1983-12-09 | アドレス変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60123946A JPS60123946A (ja) | 1985-07-02 |
| JPH0547856B2 true JPH0547856B2 (ja) | 1993-07-19 |
Family
ID=16922870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231391A Granted JPS60123946A (ja) | 1983-12-09 | 1983-12-09 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123946A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2675836B2 (ja) * | 1987-10-02 | 1997-11-12 | 株式会社日立製作所 | データ処理装置 |
| US5148538A (en) * | 1989-10-20 | 1992-09-15 | International Business Machines Corporation | Translation look ahead based cache access |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727348A (en) * | 1980-07-24 | 1982-02-13 | Fujitsu Ltd | Address converter |
| JPS57111874A (en) * | 1981-11-06 | 1982-07-12 | Hitachi Ltd | Address converter |
-
1983
- 1983-12-09 JP JP58231391A patent/JPS60123946A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727348A (en) * | 1980-07-24 | 1982-02-13 | Fujitsu Ltd | Address converter |
| JPS57111874A (en) * | 1981-11-06 | 1982-07-12 | Hitachi Ltd | Address converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60123946A (ja) | 1985-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0512126A (ja) | 仮想計算機のアドレス変換装置及びアドレス変換方法 | |
| JPH07120312B2 (ja) | バッファメモリ制御装置 | |
| JPH0250499B2 (ja) | ||
| JPH0547856B2 (ja) | ||
| JP3190700B2 (ja) | アドレス変換装置 | |
| JPS59173828A (ja) | デ−タ処理システム | |
| JP2976443B2 (ja) | システムバスを介してデータをやりとりする情報処理装置 | |
| JP2895892B2 (ja) | データ処理装置 | |
| JPH0235551A (ja) | チャネル装置におけるアドレス変換方式 | |
| JPS62274443A (ja) | アドレス変換方式 | |
| JPS6130300B2 (ja) | ||
| JPS6327740B2 (ja) | ||
| JPS6048789B2 (ja) | プレフイクス変換制御方式 | |
| JPS61283938A (ja) | アドレス変換回路 | |
| JPS6037933B2 (ja) | 電子計算機のメモリ・アクセス方式 | |
| JPH03256130A (ja) | 割込要因検索方式 | |
| JPS62109144A (ja) | 情報処理装置 | |
| JPS6290739A (ja) | メモリアクセス制御方式 | |
| JPH0277953A (ja) | 変換索引バッファ構成方式 | |
| JPS63153629A (ja) | デ−タフオ−マツト変換装置 | |
| JPH01142957A (ja) | アドレス変換装置 | |
| JPS6218064B2 (ja) | ||
| JPH01243146A (ja) | 共用メモリアクセス方式 | |
| JPS61125658A (ja) | アドレス変換方式 | |
| JPS59140685A (ja) | 階層式キヤツシユメモリを有するデ−タ処理装置 |