JPS6259822B2

JPS6259822B2 -

Info

Publication number: JPS6259822B2
Application number: JP55033490A
Authority: JP
Inventors: Sayuaton Beekaa Deebitsuto; Furederitsuku Bantsu Deebitsudo; Jon Euanjirisutei Kaaro
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1979-06-18
Filing date: 1980-03-18
Publication date: 1987-12-12
Also published as: IT1148833B; EP0020908B1; EP0020908A1; JPS564828A; IT8022426A0; BR8003769A; US4286321A; DE3065585D1

Description

【発明の詳細な説明】〔本発明の技術分野〕本発明は共通バス通信システムに関し、具体的
にはデータ処理システムの処理エレメントとメモ
リ・エレメントとの間でアドレス及びデータを転
送するシステムに関する。本発明の共通バス通信
システムにおいて、バス上の線の数及び通信装置
上のピンの数が減少される。

マイクロプロセツサ・システムにおいて、アド
レス、データ、制御情報はマイクロプロセツサ・
パツケージと環境中に置かれた他のパツケージと
の間で通信されねばならない。これはアドレス及
びデータ情報のための別個のバスによつて共通に
達成される。もつとも或る場合には、データ及び
アドレス情報は同一のバス上でマルチプレツクス
される。いずれにせよ、パスを支えるために必要
なマイクロプロセツサ・ピンの数は、バス中のビ
ツトの数に等しい。例えば、16ビツトのアドレ
ス・バスはマイクロプロセツサ・パツケージ上の
16本のピンを必要とする。

パツケージ上のピンの数を減少することが望ま
れるのは、若干の理由があるからである。先ず、
パツケージのコストはピンの数に大きく依存す
る。第２に、システムの信頼性はピンが少なくな
れば増大する。これはピンとパツケージを担持す
る回路ボードとの間の接続が信頼できないこと、
チツプ及びパツケージ・ピンの間の内部接続が信
頼できないことによる。同時に、大型物理的メモ
リに適合した大きなアドレス・フイールドが益々
要求されるに至つていること、マイクロプロセツ
サの適用業務が益々複雑になつて来ていることに
よる。仮想メモリ能力を有するマイクロプロセツ
サについては、仮想アドレスからリアル・アドレ
スへの変換は、マイクロプロセツサ・チツプそれ
自体の上ではなく、メモリ・サブシステム中で行
われることが望ましい。従つて比較的に大きな仮
想アドレスがチツプ外で通信されねばならない。
ピンを少なくして大きなアドレスを通信できるこ
とは、本発明の重大な関心事である。

プロセツサによつて発生された一連のアドレス
は、マイクロプロセツサ及びシステムの他のエレ
メントとの間で転送されるアドレス・ビツトの数
を減少するため、利用することのできる作用形態
を有する。命令のアドレスは順次的
（sequential）である傾向を有し、ブランチがな
い場合、多くのマイクロプロセツサは次の順次の
命令をフエツチする。ブランチ命令はプログラ
ム・カウンタの現在の内容に関連を有する場合が
多く、従つてブランチ目標アドレスはブランチ命
令自体のアドレスへ数値的に近接している。オペ
ランドのアドレスもアドレス間隔の面でかたまつ
ている。何故ならば、インデツクス・レジスタの
内容に関連したオペランド・アドレスは、命令中
の小さな変位フイールドを使用して形成されるか
らである。オペランド・アドレスもブロツク移動
又はテーブル・アクセスの故にかたまつている。
アドレス発生に伴うこのような特徴は周知である
が、マイクロプロセツサにおいて特に顕著であ
る。何故ならば、その命令の変位フイールドが小
さいからである。

マイクロプロセツサと他のサブシステムの構成
要素との間でデータを転送する手法として、これ
まで多数のものが知られているが、それぞれ利点
及び不利点を有している。米国特許第3972028号
で説明する手法は、マイクロプロセツサ・システ
ムのアドレシング手順を単純化することに関する
が、それは各々の読出し専用メモリ（ROM）チ
ツプへ、全てのメモリ・ロケーシヨンをアドレス
するアドレス・レジスタを設ける方法をとつてい
る。アドレス・ワードはパルスを計数することに
よつて単位的２進値を変化させられ、最初のチツ
プの最後のアドレスが得られると、自動的に次の
チツプの最初のメモリ・ロケーシヨンのアドレシ
ングが可能となる。それによつて全体のアドレシ
ング時間は低く抑えられる。何故ならば、チツプ
内のアドレシング時間が必要であるに過ぎず、
ROMと制御ユニツト・チツプ間にあるバスでア
ドレス転送は生じないからである。米国特許第
4016545号は中央処理ユニツト（CPU）とメモリ
との間を転送されるデータ量を減少させる手法と
して、CPUからレジスタ群を除去しそれらを複
数のメモリ・チツプ制御装置に置くことによつて
目的を達成しようとする。各々の制御装置はメモ
リの１頁を制御し、データ及び制御命令にアクセ
スするためのポインタ・レジスタを含む。従つ
て、一般的に、各アドレスについて、CPUから
メモリへデータを転送する必要はない。

本発明に従えば、転送されるべき情報、即ちバ
ス上のビツト数がアドレス・フイールドの幅の約
数であるような共通バス情報転送システムが実現
される。サブシステムのアドレスをアドレスする
方法は、最近アクセスされたアドレスの対応する
バイトと異つたアドレス・バイトのみを転送する
ことによつて行われる。

〔本発明の開示〕

本発明はプロセツサとメモリ・アレイを含むサ
ブシステムとの間で情報を交換するための共通バ
ス通信システムに係る。プロセツサ及びサブシス
テムは１バイト幅のバスで相互接続される。この
バス幅はアドレス・フイールドの幅の約数になつ
ている。言い換えれば、バス幅が１バイトであれ
ば、アドレスはｍバイト（ｍは２以上の整数）で
ある。サブシステムはメモリ・アレイをアクセス
するための２つのアドレス・レジスタを持つてい
る。これらは何れもｍバイト幅である。第１アド
レス・レジスタはメモリ・アレイ中の所与の第１
領域において最後にアクセスされたメモリ・ロケ
ーシヨンのアドレスを記憶し、第２アドレス・レ
ジスタは別の第２領域において最後にアクセスさ
れたメモリ・ロケーシヨンのアドレスを記憶す
る。これらに対応して、両アドレス・レジスタの
内容の写しを記憶する記憶手段がプロセツサに設
けられる。プロセツサには、サブシステムのメモ
リ・アレイをアクセスするためのｍバイトのアド
レス情報を保持するレジスタも設けられる。この
アドレス情報をサブシステムへ送る前に、プロセ
ツサは記憶手段に記憶されている両アドレス・レ
ジスタの内容の写しとアドレス情報とを比較し
て、バイト毎の一致又は不一致を検査し、その結
果に応じて不一致のバイト数が少ない方の内容を
持つたアドレス・レジスタを選択する。プロセツ
サがこの選択したアドレス・レジスタへ転送する
のは不一致のバイトだけである。プロセツサはバ
スを介して不一致のバイトを１バイトずつ転送す
ると共に、記憶手段中の対応する写しを変更す
る。

本発明に従い、サブシステムにアドレス・レジ
スタを２つ設け、更にアドレス転送に際して不一
致のバイト数が少ない方のアドレス・レジスタを
選択するようにすると、転送すべきアドレス・バ
イト（不一致のバイト）の数を減らすことができ
る。アドレス・レジスタが１つであれば、例えば
あるアドレス・シーケンスから全く別のアドレ
ス・シーケンスへジヤンプする場合、ｍバイトの
すべてで不一致が検出される可能性が高い。しか
し、アドレス・レジスタを２つ設けて、これらの
アドレス・シーケンスにそれぞれ対応させておく
と、アドレス転送に先立つて両アドレス・レジス
タの内容の写しとメモリ・アレイをアクセスする
ためのアドレスとを比較したとき、少なくとも一
方の写しは一致するバイト、すなわち転送しなく
てもよいバイトを含んでいるから、ｍバイトのア
ドレス全体を転送する必要はない。

〔本発明の実施例〕

第１図を参照すると、共通バス通信システムは
２で示され、共通バスはＴバス４、Ｘバス６、Ｓ
バス８より成る。プロセツサ１０は複数のサブシ
ステムと通信するために、インターフエイス１２
を介してバス４，６，８と通信する。サブシステ
ムはメモリ形の装置であつても周辺制御装置形の
装置であつてもよい。メモリ形装置であるメモリ
１４はインターフエイス１６を介してバス４，
６，８と通信する。メモリ形装置である他のメモ
リ１８は同様のインターフエイス２０を介してバ
ス４，６，８と通信する。周辺制御装置形の装置
である周辺制御装置２２はインターフエイス２４
を介してバス４，６，８と通信する。

プロセツサはＳバス８上に信号Ｓを送つて、プ
ロセツサと情報交換を行うメモリ又は周辺制御装
置の１個を選択する。Ｓバスの幅は、Ｔ及びＸバ
スに付加された装置の最大数に依存する。概し
て、バスへ接続された装置の数は16個を越えるこ
とはまれであり、従つて、説明の便宜上Ｓバスは
４ビツトの幅とする。メモリへ送られたデータは
メモリ・ロケーシヨンへ送られるが、そのアドレ
スはメモリ１４中の２個のアドレス・レジスタ
AR0２６又はAR1２８の１個に存在する。同様の
アドレス・レジスタ３０及び３２がメモリ１８中
に存在する。短縮したARレジスタ３４が周辺制
御装置２２中に存在する。アドレス・レジスタは
３つの成分（高、中、低）に分割され、各部分は
１バイトの幅である。レジスタの機能は、第４図
及び第５図を参照して詳細に説明する。

Ｘバス６は１バイトの幅であり、プロセツサ１
０とメモリ又は周辺制御装置との間で、データ又
は命令の如き情報を転送するために使用され、更
に選択されたサブシステムの選択されたアドレ
ス・レジスタを更新する情報を転送するために使
用される。後者の使用では、情報はアドレスの１
部である。アドレス・フイールドの幅はＸバス上
の線の数よりも大きい。所与の例において、バス
上の線の数は、アドレス・フイールドの幅の約数
である。Ｘバスへ転送される情報は３バイト幅で
あつてよい。バスは１バイト幅であるから、情報
は逐次に転送されねばならない。しかし、前述し
た如く、多くの場合、１バイトの情報転送のみが
必要である。アドレス情報が選択されたサブシス
テムへ転送され、それがサブシステムの２個のア
ドレス・レジスタの１個の内容と等しければ、デ
ータが交換される。

Ｔバス４は、選択されたサブシステム、即ち選
択されたメモリ又は周辺制御装置によつて実行さ
れるべき機能を指定する。第２図はＴバスの信号
形式を示す。

Ｔバスは４つのフイールドに分割される。
TRWフイールドは１ビツト幅である。そのビツ
トが２進の０であれば、プロセツサからメモリへ
データが転送されるべきことを示し、ビツトが２
進の１であればメモリからプロセツサへデータが
転送されるべきことを示す。TIフイールドは１
ビツト幅である。そのビツトが２進の０であれ
ば、Ｘバス上の情報の源又は宛先が選択されたサ
ブシステム中のアドレス・レジスタ（AR）の１
個であることを示し、そのビツトが２進の１であ
れば、サブシステム中のメモリ・アレイ・ロケー
シヨンであることを示す。TARフイールドは１
ビツト幅である。そのビツトが２進の０であれ
ば、選択されたメモリ中のアドレスを選択するた
めに、アドレス・レジスタAR0が使用されるべき
ことを示し、上記ビツトが２進の１であれば、ア
ドレス・レジスタAR1が使用されるべきことを示
す。TPOSフイールドは２ビツトの幅であり、数
の２進表現として解釈される。このフイールドは
選択されたアドレス・レジスタ中の位置であつて
動作によつて影響を受けるところを示し、TIフ
イールドが２進の０である場合にのみ使用され
る。

第３図は第１図に示されるプロセツサ１０の群
細ブロツク図である。プロセツサはデータ・レジ
スタ３６、命令アドレス・レジスタ３８、オペラ
ンド・アドレス・レジスタ４０を含む。これらの
レジスタはプロセツサ中で通常これらのレジスタ
へ割当てられた機能を実行し、それらの動作は当
業者に知られている。従つて、それらの詳細は説
明しない。データ・レジスタは、増幅器
（AMP）４２がバス制御ユニツト４６からゲート
線４４を介してDATAOX信号を受取る時、デー
タをＸバス６へ与える。データ信号は１バイト幅
である。Ｘバス６上の情報は、増幅器４８がバス
制御ユニツト４６からゲート線５０を介して
READX信号を受取つた時、データ・レジスタ３
６へ読込まれる。命令が選択されたサブシステム
から要求される時、増幅器５２がIFETCH信号
をゲート線５４へ印加され、３バイト幅のアドレ
スがアドレス・バス５６へ与えられる。他方、オ
ペランド・アクセスが必要な時は、オペランド・
アクセス（OA）信号が増幅器５７のゲート線５
５へ与えられ、３バイト幅のオペランド・アドレ
スがバス５６へ与えられる。これらの３個のバイ
トは低順位バイト、中順位バイト、高順位バイト
を形成し、それぞれ線５８，６０，６２を介して
マルチプレクサ６４へ与えられる。又、一方で
は、上記３個のバイトは線６６を介して局部記憶
装置６８へ送られる。

アドレス・バス５６上の命令の高順位12ビツト
は線６９を介して内容アドレス・メモリ７０へ送
られる。メモリ７０は上記12ビツトを解読してど
のサブシステムが選択されるべきかを決定する。
12ビツトが解読されると、４ビツト信号Ｓがメモ
リ７０の出力からバス７２へ与えられ、次いで局
部記憶装置６８及びバツフア増幅器７４へ与えら
れる。バツフア増幅器７４の出力には、情報交換
を行うサブシステムを選択する信号が発生され、
それはＳバス８へ与えられる。局部記憶装置６８
は各サブシステムのアドレス・レジスタAR0、
AR1、ARに対応しかつそれらの内容を複写した
コピー・レジスタを含む。上記アドレス・レジス
タ及びコピー・レジスタの各々はメモリの２つの
別個の領域における２つのメモリ・ロケーシヨン
のアドレスを含む。各レジスタは、１つの領域で
最近時にアクセスされたロケーシヨンのアドレス
を含む。例えば、プロセツサがロケーシヨン１０
００，１００１，１００２，３２６４，３２６
５，１００３，１００４の順にアクセスするもの
と仮定する。そうすると、AR0は１００４のアド
レスを含み、AR1は３２６５のアドレスを含む。
１００４及び３２６５のアドレスは、それぞれ２
つの領域１０００〜１００４及び３２６４〜３２
６５の中で最近時にアクセスされたアドレスであ
る。局部記憶装置６８へ与えられたバス６６上の
命令アドレスは、バス７２上の信号によつて選択
されたメモリ・サブシステムの２個のアドレス・
レジスタの複写と比較される。そして比較された
ところに従い、マルチプレクサ６４への線７６へ
更新信号が与えられる。この更新信号は、バス制
御ユニツト４６からの線７８上に与えられる選択
（SEL）信号に従い、入力線５８，６０，６２上
のバイト（１個又はそれ以上）が遂次に更新され
るべきことを示す。SEL信号は低順位、中順位、
高順位のいずれのバイトが更新されかつマルチプ
レクサ６４の出力バス８０から送られるべきを決
定する。更新されたバイトはＸバス６へ送られ、
選択されたメモリ・サブシステムのアドレス・レ
ジスタにあるアドレスを、１時に１バイトずつ更
新するのに使用される。従つて、バイトの更新が
起らないかも知れないし、３個のバイトの中の１
バイト又はそれ以上のバイトの更新が起るかも知
れない。もし２バイト又は３バイトが更新される
べきであれば、その更新は逐次に起る。即ち、Ｘ
バスは１バイト幅であるから、１時に１バイトが
更新される。

パルス発生器８２はプロセツサのために基本的
タイミング機能を与える。タイミング信号Ｔは局
部記憶装置６８への出力線８４へ与えられ、装置
６８のタイミングをとるために使用される。オペ
ランド・アクセス（OA）信号は線５５に与えら
れ、前述した如く増幅器５７へゲート信号として
印加される。

パルス発生器８２から生じる線５４上の命令フ
エツチ（IFETCH）信号は、命令アドレス・レ
ジスタ３８の出力をゲートするため増幅器５２へ
印加されたが、更にバス制御ユニツト４６へも印
加される。OFETCH信号及びOSTORE信号はそ
れぞれ線９０及び９２を介してバス制御ユニツト
４６へ印加される。バス制御ユニツト４６はＴバ
スのために必要なタイミング信号を与える。これ
ら信号の発生は、バス制御ユニツト４６の詳細ブ
ロツク図である第８図を参照して詳細に説明され
る。JTPOS、JTRW、JTI信号はそれぞれバス制
御ユニツト４６の出力線９４，９６，９８上に与
えられる。JTAR信号は、局部記憶装置６８の出
力線１００の上に与えられる。これらＴバス制御
信号の全てはバス１０２を介してバツフア増幅器
（AMP）１０４へ与えられる。そしてその増幅器
の出力からＴバス４へ与えられる。

OA、IFETCH、OFETCH、OSTOREの各信
号は、通常命令解読及びプロセツサ・シーケンシ
ングの組合せによつてプロセツサ内で発生される
のであるが、説明を簡単にするために、パルス発
生器８２から引出されるように示される。

メモリ７０の動作は第６図を参照して説明さ
れ、局部記憶装置６８の説明は第７Ａ図、第７Ｂ
図、第７Ｃ図を参照してなされる。

ここで、第１図のメモリ１４を詳細に示す第４
図を参照する。他のメモリ１８も同様なものであ
る。Ｘバス６は受信増幅器（Ｒ）１０８及び駆動
増幅器（Ｄ）１１０によつてメモリ１４の内部バ
ス１０６へ接続される。増幅器１０８はＸバスか
ら情報を受取るためのものであり、増幅器１１０
は情報をＸバスへ与えるためのものである。メモ
リ１４が情報交換のために選択され、それが情報
を受取る場合は、線１１２上の受信信号が増幅器
１０８を能動化してＸバス６から内部バス１０６
へ情報を通過させる。受信された情報は、第１図
のプロセツサ１０におけるデータ・レジスタ３
６、命令アドレス・レジスタ３８、オペランド・
アドレス・レジスタ４０のいずれから来たデータ
であつてもよい。線１１２上の受信信号は第９図
から与えられる制御信号である。この制御信号は
メモリ１４が選択されたこと、及びＴバス信号
ITRWが２進の０であることを示す。データはメ
モリ・アレイ１１４へ与えられ、アドレスはアド
レス・レジスタ２６，２８へ与えられる。情報が
メモリ１４からプロセツサ１０へ与えられる場
合、線１１６上の駆動信号は２進の１である。こ
れはメモリ１４が選択されたこと、及び信号
ITRWが２進の１であることを示す。データがメ
モリ・アレイ１１４から内部バス１０６へ与えら
れるか、更新されたアドレスが、３状態バツフア
増幅器１１７，１１８，１２０，１３０，１３
２，１３４の１個を介してバス１０６へ与えられ
る。これらの情報信号がどのようにして引出され
るかを簡単に説明する。

アドレス・レジスタ（AR0）２６及び（AR1）
２８の１個が選択され、１バイトが更新されるべ
きであると仮定する。AR0は３つの段１３８，１
４０，１４２より成り、AR1は３つの段１４６，
１４８，１５０より成る。もしAR0又はAR1の内
容を更新する必要があれば、選択されたアドレ
ス・レジスタの選択された部分を更新するアドレ
ス部分は、内部バス１０６上に存在する。もしア
ドレス・レジスタ２６の段１３８，１４０，１４
２が更新されるべきであれば、内容バス１０６上
のアドレス部分は、ゲート信号AR0HL、
AR0ML、AR0LLの選択された１つが２進の１で
あることに応答して、所与の段へゲートされる。
同様に、もしアドレス・レジスタ２８の段１４
６，１４８，１５０が更新されるべきであれば、
内部バス１０６上のアドレス部分は、ゲート信号
AR1HL、AR1ML、AR1LLの選択された１つが
２進の１であることに応答して、所与の段へゲー
トされる。

２個のアドレス・レジスタ２６，２８の内容は
マルチプレクサ１４４への入力として利用可能で
ある。もしアドレス・レジスタ２６の内容がメモ
リ・アレイ１１４をアクセスするために使用され
るものとすれば、線１３６上の信号ITARは２進
の０であり、マルチプレクサ１４４はそのＡ入力
を出力バス１４６へ通過させる。逆に、もしアド
レス・レジスタ２８の内容がメモリ・アレイ１１
４をアクセスするために使用されるものとすれ
ば、線１３６上の信号ITARは２進の１であり、
マルチプレクサ１４４はそのＢ入力を出力バス１
４６へ通過させる。もしデータがＸバスからメモ
リ・アレイ１１４へ書込まれるべきであれば、線
１５２上の書込み信号は２進の１である。この書
込み信号は、メモリ１４が選択されたこと、信号
ITIが２進の１であること、信号ITRWが２進の
０であることを示す。もしデータがメモリ・アレ
イ１１４から転送されるべきであれば、入力線１
５４上の読出し信号は２進の１であり、線１１６
上の駆動信号は２進の１であり、それによつて駆
動増幅器１１０はメモリ・アレイ１１４からバス
１０６へ、そしてそこからＸバス６へデータをゲ
ートするように能動化される。アドレス・レジス
タ２６及び２８の更新されたアドレス・バイト
は、３状態バツフア増幅器を介して内部バス１０
６へ与えられる。それはプロセツサ１０のデー
タ・レジスタ３６（第３図）へ再転送するためで
ある。次いで、データ・レジスタ３６中の情報
は、プロセツサ中の局部記憶装置６８を更新する
ため、命令アドレス又はオペランド・アドレスと
して再処理されてよい。アドレス・レジスタ２６
又は２８の選択された段の内容をバス１０６へ置
くために、所与の時点で３状態バツフア増幅器の
１個のみが能動化される。増幅器１１７，１１
８，１２０，１３０，１３２，１３４は信号
AR0HE、AR0ME、AR0LE、AR1HE、
AR1ME、AR1LEが２進の１レベルになることに
よつて能動化される。これは１時に１個だけのバ
イト情報が１バイト幅のＸバスへ与えられ、プロ
セツサ１０へ転送されることを確実にする。これ
は１バイトのみの情報が、プロセツサ１０のデー
タ・レジスタ３６又はマルチプレクサ６４（第３
図）からＸバス６へ与えられることに対応する。
第４図中の各種の制御信号の発生は第９図を参照
して説明される。

第５図は第１図の周辺制御装置２２の詳細ブロ
ツク図である。周辺制御装置２２はメモリと同じ
ようにいくつかのレジスタを含む。これらのレジ
スタは、制御されるべき周辺装置の現在の状態を
含むことができるし、又、周辺装置をして１組の
動作を実行せしめる制御データを含んでもよい。
メモリとの唯一の違いは、レジスタの数である。
そして１個のアドレス・レジスタの１部分のみが
必要である。又、デコーダ１７０及び１７２によ
る解読動作が存在する。Ｘバス６は受信増幅器１
６０及び駆動増幅器１６２を介して周辺制御装置
２２の内部バス１５８へ接続される。受信増幅器
１６０は受信信号が線１６４へ与えられた時能動
化され、Ｘバスから情報を受取り、駆動増幅器１
６２は駆動信号が線１６６へ与えられた時能動化
され、周辺制御装置２２からの情報をＸバス６へ
与える。受信増幅器１６０が能動化され、アドレ
スがＸバス６及び内部バス１５８を介してアドレ
ス・レジスタ（AR0L）３４の入力へ与えられた
ものと仮定する。信号AR0LLはアドレス・レジ
スタ３４を更新するために線１６８へ与えられ
る。アドレス・レジスタ３４はこのアドレスをデ
コーダ１７０及び１７２及び増幅器１７４の入力
へ与える。情報が制御装置へ書込まれるべき場
合、線１７６上の書込み信号は２進の１レベルに
あり、アドレス・レジスタ３４中のアドレスが解
読されて、８個の内部レジスタ１７８〜１８０の
アクセスされるべき１個を選択する。線１６６へ
与えられた駆動信号の２進の１レベルに応答し
て、駆動増幅器１６２が能動化され、内部レジス
タ１７８〜１８０の選択された１個から出力デー
タを転送する。それはデコーダ１７２への入力線
１８２へ２進の１レベルの読出し信号が与えら
れ、内部レジスタ１７８〜１８０の１個を選択し
た時である。アドレス・レジスタ３４からのアド
レスを内部バス１５８へ与え、そこからＸバス６
へ駆動増幅器１６２を介して転送する場合、増幅
器１７４のゲート線１８４へ２進の１レベルのゲ
ート信号AR0LEが与えられ、アドレスがゲー
ト・アウトされる。周辺制御装置へ与えられる制
御信号は、メモリ・サブシステムのための制御信
号と同じようにして発生される。

第６図は第３図に示される内容アドレス可能メ
モリ７０の詳細ブロツク図である。前述した如
く、このメモリは第３図のアドレス・バス５６の
高順位12ビツトと予め記憶されたアドレス・デー
タとを比較する。それは情報を交換するための適
当なサブシステムを選択するのに必要なＳバスの
内容を決定するためである。このメモリは１ワー
ドが４ビツトの12個の内容アドレス可能メモリ回
路より構成される。メモリ回路１８６，１８８，
１９０，１９２はアドレス・バス１９４上の高順
位ビツト12〜15を受取る。メモリ回路１９６，１
９８，２００，２０２はアドレス・バス２０４上
の高順位ビツト16〜19を受取る。メモリ回路２０
６，２０８，２１０，２１２はアドレス・バス２
１４上の高順位ビツト20〜23を受取る。これらメ
モリ回路の各々は受取つた４個のビツトと記憶し
たデータとを比較し、もし一致が起れば出力Ｍ
０，Ｍ１，Ｍ２，Ｍ３を発生する。例えば、入力
がメモリ回路２０６中に記憶された最初の４ビツ
ト・ワードと一致すれば、M0出力は１である。
16個の記憶されたアドレスの最初の４個のビツト
はメモリ回路２０６，２０８，２１０，２１２に
記憶され、次の４個のビツトはメモリ回路１９
６，１９８，２００，２０２に記憶され、最後の
４個のビツトはメモリ回路１８６，１８８，１９
０，１９２に記憶される。換言すれば、メモリ回
路２０６，１９６，１８６は４個の完全なアドレ
スを記憶している。一致出力はAND結合され16
個の信号を形成する。１個の信号は記憶されたア
ドレスの１つに対応する。これらの信号はAM０
〜AM１５で示され、エンコーダ２１６及び２１
８への入力となる。例えば、メモリ回路２０６，
１９６，１８６の各々から出るM0出力はANDゲ
ート２２０中でAND結合され、AM0入力がエン
コーダ２１６へ与えられる。メモリ回路２１２，
２０２，１９２の各々から出るM3出力はANDゲ
ート２２２中でAND結合され、AM１５がエンコ
ーダ２１８へ与えられる。残りのAM1〜AM14入
力も、それぞれのメモリ回路から同じ一致出力を
AND結合することによつて引出される。アドレ
ス・バス５６（第３図）の高順位12ビツトが最初
に記憶されたアドレスの内容と一致する時にの
み、エンコーダ２１６へのAM0入力が真である
（２進の１レベル）ことが分る。エンコーダ２１
６及び２１８はAM０〜AM１５を４ビツト２進
数へ２進符号化する。この４ビツト２進数は、出
力バス７２上へ選択信号Ｓとして与えられること
により、情報を交換すべきメモリ・サブシステム
のアドレスを選択するために使用され、又局部記
憶装置６８への選択入力としても使用される。エ
ンコーダ２１８のGS出力からエンコーダ２１６
のEI入力へ至る出力（線２２４及び２２６）
は、AM８〜AM１５で一致が生じた場合に、エ
ンコーダ２１６がＳバスを駆動することを禁止す
る。線２２４上のGS出力は、出力バス７２上の
選択信号Ｓの最有意ビツトとしても使用される。

第３図の局部記憶装置６８の詳細は第７Ａ図、
第７Ｂ図、第７Ｃ図に示される。前述した如く、
局部記憶装置６８は、サブシステムの各々にある
アドレス・レジスタ２６，２８，３０，３２，３
４（第１図参照）のコピーを記憶する。第６図の
メモリ７０から与えられた選択信号Ｓに応答し
て、選択されたサブシステムのアドレス・レジス
タのコピーは、線６６（第７Ａ図）のアドレス信
号と比較され、どのコピーが最も近似するかが決
定され、最も近いものが更新される。第７Ａ図を
参照すると、局部記憶装置６８はランダム・アク
セス・メモリ２２８を含む。ランダム・アクセ
ス・メモリ２２８はメモリ７０の出力バス７２
（第３図）から入力２３０へ選択信号Ｓに印加さ
れる。選択信号Ｓに応答して、選択されたメモ
リ・サブシステムの選択されたアドレス・レジス
タが、それぞれレジスタ２３２及び２３４へ印加
される。レジスタ２３２はアドレス・レジスタ２
６，３０（AR0）のコピーを含む。その高順位バ
イトはレジスタ段２３６へ印加され、中順位バイ
トはレジスタ段２３８へ印加され、低順位バイト
はレジスタ段２４０へ印加される。アドレス・レ
ジスタ２８，３２（AR1）のコピーはレジスタ２
３４へ記憶される。その高順位バイトはレジスタ
段２４２に記憶され、中順位バイトはレジスタ段
２４４に記憶され、低順位バイトはレジスタ段２
４６へ記憶される。レジスタ２３２の高順位段の
出力は、バス２４８を介してマルチプレクサ２５
２の第１入力２５０及び出力バス２５４へ印加さ
れる。中順位段の出力はバス２５６を介してマル
チプレクサ２６０の第１入力及び出力バス２６２
へ印加される。低順位段２４０の出力は、バス２
６４を介してマルチプレクサ２６８の第１入力２
６６及び出力バス２７０へ印加される。レジスタ
２３４にあるコピーに関しては、高順位段の出力
はバス２７２を介してマルチプレクサ２７６の第
１入力及び出力バス２７８へ印加される。中順位
段の出力はバス２８０を介してマルチプレクサ２
８４の第１入力２８２及び出力バス２８６へ印加
される。低順位段２４６の出力はバス２８８を介
してマルチプレクサ２９２の第１入力２９０及び
出力バス２９４へ印加される。レジスタ２３２及
び２３４からの出力は第７Ｂ図へ入力信号として
与えられる。この入力信号の機能については後に
説明する。

アドレス・バス６６の高順位、中順位、低順位
バイトは局部記憶装置６８へ印加されるが、その
高順位バイトはバス２９６を介してマルチプレク
サ２５２の第２入力２９８及びマルチプレクサ２
７６の第２入力３００へ印加される。アドレス・
バスからの中順位バイトはバス３０２を介してマ
ルチプレクサ２６０の第２入力３０４及びマルチ
プレクサ２８４の第２入力３０６へ印加される。
低順位バイトはバス３０８を介してマルチプレク
サ２６８の第２入力３１０及びマルチプレクサ２
９２の第２入力３１２へ印加される。第７Ｃ図に
示される回路で発生された複数の選択信号が各マ
ルチプレクサの制御入力へ与えられる。もし選択
信号が２進の０レベルであれば、それは関連した
アドレス・レジスタの段に記憶されたバイトがア
ドレス・バス上の対応するバイトと等しいことを
示し、そのレジスタ段の出力はマルチプレクサを
通つてランダム・アクセス・メモリ２２８のデー
タ入力DIへ転送され、関連したアドレス・レジ
スタにあるコピーを現在の状態に維持する。他
方、もし選択信号が２進の１レベルにあれば、こ
れはアドレス・バス上のバイトがアドレス・レジ
スタの対応する段のバイトと異つていることを示
し、マルチプレクサはアドレス・バスからのバイ
トをその出力へ送り、次いでランダム・アクセ
ス・メモリ２２８のデータ入力へ転送する。それ
によつて、関連したアドレス・レジスタの段にあ
るコピーが更新される。即ち、ランダム・アクセ
ス・メモリ２２８へのデータ入力（DI）は、ラ
ンダム・アクセス・メモリに記憶されたアドレ
ス・レジスタのコピーを更新するために使用され
る。ランダム・アクセス・メモリが次に読出され
る時、レジスタ２３２又は２３４にある適当なレ
ジスタ段が更新される。選択信号SEL0Hは線３
１４を介してマルチプレクサ２５２の制御入力へ
印加され、レジスタ段２３６の高順位バイトに関
して入力のいずれがマルチプレクサの出力バス３
１６へ通され、次いでデータ入力３１８へ転送さ
れるかを決定する。選択信号SEL0Mは線３２０
を介してマルチプレクサ２６０の制御入力へ印加
され、レジスタ段２３８の中順位バイトに関して
マルチプレクサのいずれの入力がその出力バス３
２２へ与えられ、次いでデータ入力３２４へ印加
されるべきかを決定する。選択信号SEL0Lは線
３２６を介してマルチプレクサ２６８の制御入力
へ印加され、レジスタ段２４０の低順位バイトに
関していずれの入力が出力バス３２８へ印加さ
れ、次いでデータ入力３３０へ印加されるべきか
を決定する。選択信号SEL1Hは線３３２を介し
てマルチプレクサ２７６の制御入力へ印加され、
レジスタ段２４２に関していずれの入力が出力バ
ス３３４へ与えられ、次いで高順位バイトのデー
タ入力３３６へ与えられるべきかを決定する。選
択信号SEL1Mは線３３８を介してマルチプレク
サ２８４の制御入力へ印加され、レジスタ段２４
４の中順位バイトに関して、いずれの入力信号が
出力バス３４０へ与えられ、次いでデータ入力３
４２へ与えられるべきかを決定する。選択信号
SEL1Lは線３４４を介してマルチプレクサ２９
２の制御入力へ印加され、レジスタ段２４６のた
めにいずれの入力信号が出力バス３４６へ印加さ
れ、次いで低順位バイトのデータ入力３４８へ印
加されるべきかを決定する。ANDゲート３５０
は線８４上にタイミング信号Ｔを印加され、かつ
第７Ｃ図から来る更新信号を線３５２上に印加さ
れる。書込み信号はANDゲート３５０の出力線
３５４へ与えられ、これは情報がランダム・アク
セス・メモリ２２８へ書込まれるようにそれを能
動化する。線８４上のタイミング信号Ｔはインバ
ータ３５６の入力へも与えられる。インバータ３
５６はランダム・アクセス・メモリ２２８への出
力線３５８へ読出し信号を与え、ランダム・アク
セス・メモリが読出されるようにそれを能動化す
る。かくて、タイミング信号Ｔが２進の０レベル
にある間、ランダム・アクセス・メモリ２２８は
レジスタ２３２及び２３４へ読出される。Ｔが２
進の１レベルにあり、同時に線３５２上の更新信
号が２進の１レベルにある時、ランダム・アクセ
ス・メモリはマルチプレクサ２５２，２６０，２
６８，２７６，２８４，２９２の出力によつて書
込まれる。レジスタ２３２及び２３４からの出力
信号は第７Ｂ図の比較回路網へ与えられる。第７
Ｂ図の比較回路網３６０，３６２，３６４は選択
されたメモリ・サブシステムのアドレス・レジス
タ２６，３０のコピー（レジスタ２３２に存在す
る）及びアドレス・レジスタ２８，３２のコピー
（レジスタ２３４に存在する）のいずれのバイト
が、プロセツサのアドレス・バス上に現われるバ
イトと一致するかを決定する。比較回路網３６０
はバス２９６を介してアドレス・バスから高順位
バイトAHを受取り、それをレジスタ２３２の段
２３６から来るバス２５４上の高順位バイト
A0H又はレジスタ２３４の段２４２から来るバ
ス２７８上の高順位バイトA1Hと比較する。も
しバイトA0H又はA1Hがバス２９６上のバイト
AHに等しければ、線３６６及び３６８上の信号
A0HE及びA1HEはそれぞれ２進の１レベルにあ
り、他方、一致しなければ、２進の０レベルにあ
る。比較回路網３６２はバス３０２を介してアド
レス・バスから中順位バイトAMを受取り、バス
２６２及び２８６を介してレジスタ段２３８及び
２４４から来る中順位バイトA0M及びA1Mと比
較する。もし一致が起れば、線３７０及び３７２
上の信号A0ME又はA1MEは２進の１レベルにあ
り、もし一致が起らなければそれぞれの信号は２
進の０レベルにある。

アドレス・バスからの低順位バイトALはバス
３０８を介して比較回路網３６４へ印加され、バ
ス２７０及び２９４を介してレジスタ段２４０及
び２４６から来る低順位バイトA0L及びA1Lと比
較される。もし一致が生じれば、線３７４及び３
７６上の信号A0LE又はA1LEは２進の１レベル
にあり、もし比較が生じなければ、それぞれの信
号は２進の０レベルにある。比較回路網からの出
力線は第７Ｃ図の回路網へ入力として印加され、
更新信号及び選択信号が発生される。これらの信
号は第７Ａ図のマルチプレクサへ印加される。

第７Ｃ図を参照すると、第７Ｂ図の比較回路網
からの出力信号は読出し専用メモリ３７８へ印加
される。更に、アドレス・レジスタ２８，３２
（AR1）のコピーを示す信号はANDゲート３８０
へ印加され、アドレス・レジスタ２６，３０
（AR0）のコピーを表わす信号はANDゲート３８
２へ印加され、これらANDゲートの出力はNOR
ゲート３８４へ入力として印加される。アドレ
ス・レジスタAR1のコピー（第７Ａ図のレジスタ
２３４中にある）が、アドレス・レジスタAR0の
コピー（第７Ａ図のレジスタ２３２中にある）よ
りもアドレス・バス６６の現在の内容へ近いなら
ば、読出し専用メモリ３７８の出力線３８６に現
われるSEL1信号は２進の１である。「より近い」
ということは、アドレス・バスの対応するバイト
と不一致のコピーのバイトが「より少ない」とい
うことを意味する。例えば、アドレス・レジスタ
AR0のコピーの中順位及び低順位バイトがアドレ
ス・バスの対応するバイトと一致せず、アドレ
ス・レジスタAR1のコピーの高順位バイトのみが
アドレス・バスの高順位バイトと異つている時、
SEL1は２進の１である。線３８６上の信号SEL1
は線３８８を介してＴバス信号JTARとしても印
加される。JTAR信号は選択されたメモリ・サブ
システム中のアドレス・レジスタを選択する。信
号SEL1は、１ワードが１ビツトで構成された64
ワード読出し専用メモリ３７８によつて、信号
A0HE、A0ME、A0LE、A1HE、A1ME、A1LE
から引出される。これらの信号はA0HEを最有意
ビツトとするアドレスとして、読出し専用メモリ
３７８へ印加される。例えば、もしアドレスが
100010（10進数の34）であれば、読出し専用メモ
リのロケーシヨン３４に記憶されたビツトは２進
の１である。この例において、A0MEとA0LEは
ゼロであり、これはアドレス・レジスタAR0のコ
ピーとアドレス・バスの現在の内容とが中順位及
び低順位バイト位置において不一致であることを
示す。A1HE及びA1LEはゼロであるが、これは
アドレス・レジスタAR1のコピーとアドレス・バ
スの現在の内容とが高順位バイト及び低順位バイ
トにおいて不一致であることを示す。AR0及び
AR1の双方が２個のバイト位置において現在のア
ドレスと不一致であるから、そのいずれを更新す
るかは自由である。この場合、AR1を更新するも
のとする。同様にして、読出し専用メモリ３７８
の全体の内容が決定される。NORゲート３８４
の出力線７６上に現われる更新信号は、メモリ・
アレイのアクセスを行う前に、メモリ・アドレ
ス・レジスタの少なくとも１バイトが更新されね
ばならないことを示す。更新信号が２進の１であ
るのは、アドレス・レジスタのいずれのコピーも
アドレス・バスの現在の内容と一致しない時に限
ることが分る。

SEL1信号は、アドレス・レジスタAR0のコピ
ー（レジスタ２３２）又はアドレス・レジスタ
AR1のコピー（レジスタ２３４）のいずれのバイ
トが更新されるべきかを決定する。即ち、その場
合のバイト選択信号は、アドレス・レジスタAR0
のコピー（レジスタ２３２）に関連するマルチプ
レクサについてはSEL0H、SEL0M、SEL0Lであ
り、アドレス・レジスタAR1のコピー（レジスタ
２３４）に関連するマルチプレクサについては
SEL1H、SEL1M、SEL1Lである。信号SEL1は
インバータ３９０の入力、及びANDゲート３９
８、４００，４０２の第１入力３９２，３９４，
３９６へ与えられる。もしSEL1が２進の１であ
れば、この信号はインバータ３９０によつて反転
され、２進の０信号としてANDゲート４１０，
４１２，４１４の第１入力４０４，４０６，４０
８へ与えられる。２進の０信号はこれらのゲート
を禁止し、従つて選択信号は第７Ａ図のマルチプ
レクサ２５２，２６０，２６８へ与えられない。
もしSEL1が２進の１であれば、ゲート３９８，
４００，４０２は入力を受取る。１時にこれらゲ
ートの１個だけが２進の１出力信号を与える。何
故ならば、１時に所与のレジスタの１バイトのみ
が更新されてよいからである。ここで線３６８上
の信号A1HEが２進の０であると仮定する。これ
は第７Ｂ図の比較回路網３６０へ与えられた信号
A1HとAHとが不一致であることを示す。これは
アドレス・バス上の信号と一致させるために、こ
のバイトを更新すべきことを意味する。この２進
の０信号はインバータ４１６の入力、及びAND
ゲート４００及び４０２の第２入力４１８及び４
２０へ印加される。従つて、ゲート４００及び４
０２は禁止される。インバータ４１６は２進の０
信号を反転し、２進の１信号がANDゲート３９
８の第２入力４２２へ印加され、ANDゲート３
９８の第１入力３９２上に同時に与えられた
SEL1信号（２進の１レベル）に応答して、AND
ゲート３９８はその出力線３３２上に２進の１レ
ベルのSEL1H信号を発生する。第７Ａ図に関し
て説明したように、SEL1H信号はマルチプレク
サ２７６の制御端子へ与えられ、それによつて入
力バス３００上の高順位バイトが出力バス３３４
へ与えられ、ランダム・アクセス・メモリ２２８
のデータ入力３３６へ印加される。それはアドレ
ス・バス２９６上に現われているバイドでレジス
タ段２４２へ与えられたバイトを変更するためで
ある。もしA1HEが２進の１レベルにあれば、こ
の信号はインバータ４１６によつて反転され、２
進の０出力が発生される。上記のA1HEはゲート
４００及び４０２の第２入力４１８及び４２０へ
与えられる。もし線３７２上の信号A1MEが２進
の０であれば、それはこのバイトが更新されるべ
きであることを示す。この信号はインバータ４２
４によつて反転され、ANDゲート４００の第３
入力４２６へ与えられる。従つて、線３３８上の
SEL1信号は２進の１となり、これは第７Ａ図の
マルチプレクサ２８４の制御端子へ与えられる。
線２７６上の信号A1LEが２進の０であると仮定
すれば、これは関連するバイトを更新すべきこと
を示し、上記信号はインバータ４２８の入力へ印
加され、２進の１出力信号がANDゲート４０２
の第４入力４３０へ印加される。ANDゲート４
０２の他の入力信号の全ては、この時点で２進の
１になつているから、線３４４上のSEL1L信号
は２進の１となり、それはマルチプレクサ２９２
の制御端子へ与えられて、前述したようにしてそ
の動作を制御する。

SEL1信号が２進の０であると仮定すると、こ
れはアドレス・レジスタAR0のコピー（レジスタ
２３２）が更新されるべきであることを示す。こ
の場合、ANDゲート３９８，４００，４０２は
無能化され、インバータ３９０はANDゲート４
１０，４１２，４１４の第１入力へ２進の１信号
を与える。これによつて、１時にこれらゲートの
１個のみが能動化され、アドレス・レジスタAR0
のコピーに関連したマルチプレクサへ選択信号を
与える。線３６６上の信号A0HEが２進の０であ
れば、これは問題のバイトがアドレス・バス上の
信号AHと一致しないことを示す。A0HEはAND
ゲート４１２及び４１４の第２入力４３２及び４
３４へ印加され、これらのゲートはこの時点で無
能化される。この２進の０信号はインバータ４３
６によつて反転され、２進の１信号がANDゲー
ト４１０の第２入力４３８へ与えられる。それに
応答して、SEL0H信号は２進の１になり、線３
１４上に与えられて、マルチプレクサ２５２の制
御端子へ達する。一方、線３６６上の信号A0HE
が２進の１であると仮定すれば、ANDゲート４
１０は無能化され、ゲート４１２及び４１４は入
力４３２及び４３４上に能動信号を有する。この
時点で、線３７０上の信号A0MEが２進の０であ
れば、この信号はANDゲート４１４の第３入力
４４０へ印加されて該ゲートを無能化する。更に
上記信号はインバータ４４２によつて反転され、
２進の１信号がANDゲート４１２の第３入力４
４４へ印加され、該ゲートが能動化されて、
SEL0M信号が線３２０上へ２進の１レベルとし
て与えられ、マルチプレクサ２６０が能動化され
る。次の動作サイクルで、もし線３７０上の
A0ME信号が２進の１であれば、この信号はイン
バータ４４２によつて反転され、ANDゲート４
１２の第３入力４４４へ無能化信号が与えられ、
ANDゲート４１４の第３入力として線４４０へ
能動化信号が与えられる。もし線３７４上の信号
A0LEが２進の０であれば、これは低順位バイト
に関して不一致であることを示す。この信号はイ
ンバータ４４６によつて反転され、２進の１信号
がANDゲート４１４の第４入力４４８へ与えら
れ、線３２６へ２進の１レベルのSEL0L信号が
与えられ、マルチプレクサ２６８が能動化され
る。従つて、１時に選択信号の１個だけが２進の
１であり、第７Ａ図のマルチプレクサの所与の１
個だけが選択されたアドレス・レジスタのコピー
における選択されたバイトを更新できることが分
る。

第８図は第３図に示されるバス制御ユニツト４
６の詳細ブロツク図である。第７Ｃ図から来る
SEL0H及びSEL1H信号は線３１４及び３３２を
介してORゲート４５０の第１及び第２入力へ印
加される。SEL0M及びSEL1M信号はそれぞれ線
３２０及び３３８を介してORゲート４５２へ印
加される。ゲート４５０及び４５２からの出力線
はSEL（選択）信号として線７８へ与えられ、
JTPOS信号として線９４へ与えられる。JTPOS
信号はＴバスへ印加される。第７Ｃ図に関して説
明したように、１時にはORゲート４５０及び４
５２へ印加される信号の１つだけが２進の１であ
る。SEL及びJTPOS信号は２ビツト信号であ
り、ゲート４５０からの出力は高順位ビツトであ
り、ゲート４５２からの出力は低順位ビツトであ
る。信号IFETCH及びOFETCHは線５４及び９
０を介してORゲート４５４へ与えられ、その出
力はANDゲート４５８の第１入力４５６へ印加
される。第７Ｃ図から来る線７６上の更新信号は
インバータ４６０の入力へ印加され、その出力は
ゲート４５８の第２入力４６２及びANDゲート
４６８及び４７０の第１入力４６４及び４６６へ
印加される。ORゲート４５４の入力へIFETCH
又はOFETCH信号が与えられること、及び更新
信号が２進の０レベルにあることに応答して、
ANDゲート４５８は信号JTRWを線９６へ与え
るように能動化され、JTRWはＴバスへ与えられ
る。更新信号が２進の０レベルであることに応答
して、インバータ４６０は２進の１信号を発生
し、それは線９８へJTI信号として印加される。
線９２上のOSTORE信号はANDゲート４６８の
第２入力４７２及びインバータ４７４の入力へ与
えられる。更新信号が２進の０レベルであるこ
と、及びOSTORE信号が２進の１レベルにある
ことに応答して、ANDゲート４６８は２進の１
レベルのDATOX信号を線４４へ与える。それは
第３図の増幅器４２へデータ・レジスタ３６から
入力を与えるためである。OSTORE信号が２進
の０レベルであることに応答して、インバータ４
７４は該信号を反転し、それをANDゲート４７
０の第２入力４７６へ印加する。更新信号が同時
に２進の０レベルであることに応答して、AND
ゲート４７０は線５０上に２進の１レベルの
READX信号を与える。それは第３図の増幅器４
８からデータ・レジスタ３６へ入力を与えるため
である。

第９図は第４図に示されるメモリ・サブシステ
ムを制御する制御信号を発生する制御回路の詳細
ブロツク図である。Ｔバス信号JTRW、JTI、
JTAR、JTPOSはＴバス４を介して増幅器４７
８へ与えられる。増幅器４７８はＴバス信号を制
御信号ITRW（線４８０）、ITI（線４８２）、
ITAR（線４８４）、線ITPOS（線４８６）とし
て再整形し再パワー化する。Ｓバス８上のメモ
リ・サブシステム選択信号は比較回路網４８８へ
印加され、そこでバス４９０から与えられるこの
サブシステムのためのメモリ番号と比較される。
実際には、メモリ番号はハードワイヤで与えられ
る。もしメモリ番号と選択信号が同一であれば、
「選択済み」線４９２上に２進の１信号が与えら
れる。これはこのメモリ・サブシステムがプロセ
ツサと情報を交換するために選択されたことを示
す。線４９２上の「選択済み」線４９２及び線４
８２上のITI信号は、ANDゲート４９４の第１及
び第２入力へ印加される。その出力はANDゲー
ト４９８の第１入力４９６及びANDゲート５０
２の第１入力５００へ印加される。ITIが２進の
１レベルにあるのは、メモリ・アレイ１１４の動
作が要求される時であり、アドレス・レジスタ２
６又は２８の読出し又は書込みの時ではない。線
４８０上の信号ITRWはインバータ５０４、及び
ANDゲート４９８の第２入力５０６及びANDゲ
ート５１０の第１入力５０８へ印加される。
ITRW信号は、読出し動作が要求される時、２進
の１レベルにある。従つて、ITRWが２進の１で
あり、それがANDゲート４９８の第２入力５０
６へ印加され、同時に「選択済み」信号及びITI
が２進の１レベルにある時、ANDゲート４９８
は線１５４上に２進の１レベルの読出し信号を与
え、この信号は第４図のメモリ・アレイ１１４へ
印加されて、そこから情報が読出される。インバ
ータ５０４からの出力信号はANDゲート５０２
の第２入力５１２へ印加され、信号ITRWが２進
の０であり「選択済み」信号及びITIが２進の１
である時、線１５２上に書込み信号が与えられ
る。それは書込み動作が要求されたことによつ
て、情報をメモリ・アレイ１１４へ書込むためで
ある。線４９２上の「選択済み」信号はANDゲ
ート５１８及び５１０の第１入力５１４及び５１
６へも与えられる。前述した如く、ANDゲート
５１８の第１入力５１３へ印加された信号は
ITRWの反転信号である。従つて、ANDゲート５
１８から線１１２へ与えられる受信信号は、「選
択済み」信号が２進の１レベルにあり、ITRW信
号が２進の０レベルにあつて、書込み動作が要求
されていることを示す時、常に２進の１レベルに
ある。受信信号は第４図の増幅器１０８のゲート
入力へ印加され、Ｘバス６上の情報をメモリ・サ
ブシステムの内部バス１０６へ通過させる。線１
１６上の駆動信号は、入力５１６上の「選択済
み」信号及び入力５０８上のITRW信号が同時に
２進の１レベルにあつて、読出し動作が要求され
ていることを示す時、常に２進の１レベルにあ
る。駆動信号は増幅器１１０の能動化入力へ印加
され、内部バス１０６上の情報がＸバス６へ転送
され、次いでプロセツサへ送られるようにされ
る。

第４図の３状態バツフア増幅器１１７〜１３４
はアドレス・レジスタ２６及び２８からそれぞれ
のバイトを入力として受取りそれを内部バス１０
６へ与えるが、それを能動化する信号はデコーダ
５１８から引出される。デコーダ５１８は入力と
して信号ITAR及びITPOSを有する。線５２０上
のゲート入力が２進の１レベルでない限り、デコ
ーダ５１８から出力は生じない。この信号は線４
８２上のITI及び線４８０のITRWから引出され
る。ITIはインバータ５２２の入力へ印加され、
そこからANDゲート５２６の第１入力５２４へ
送られる。ANDゲート５２６はその第２入力５
２８でITRWを受取る。従つて、線５２０上のゲ
ート信号が２進の１レベルになるのは、ITIが２
進の０レベルにあり、ITRWが２進の１レベルに
ある時であり、それはメモリ・アレイの動作では
なく、アドレス・レジスタの動作が要求されてい
ることを示す。１時にデコーダの１本の出力線の
みが２進の１レベルである。出力は線５３０，５
３２，４８４上にあるデコーダへのＡ、Ｂ、Ｃ入
力によつて選択される。これらの入力は数を表わ
す２進表現の３ビツトであると解釈される。Ｃ入
力は最も有意なビツトであり、線４８４上の
ITARによつて駆動される。この信号はアドレ
ス・レジスタAR0又はAR1のいずれがその出力を
内部バス１０６上に置くべきかを決定する。線５
３０及び５３２上のＡ及びＢ入力は、線４８６上
の２ビツトITPOS信号によつて駆動される。こ
の信号は、アドレス・レジスタのいずれの部分
（即ち、低順位、中順位、高順位のバイト）が内
部バス上に置かれるべきかを決定する。例えば、
アドレス・レジスタ２８（AR1）の中順位バイト
を内部バス１０６上に置くことが望まれるなら
ば、ITARは１、ITPOSは01であり、これはデコ
ーダ５１８の第５出力を選択する。AR1MEがデ
コーダ５１８の第５出力である。他の出力も同様
に定義される。デコーダ５１８と類似しているデ
コーダ５３６は、情報の選択されたバイトをアド
レス・レジスタ２６又は２８の選択されたバイト
位置へロードする信号を発生する。デコーダ５３
６は線５３８上のゲート入力が２進の１レベルで
ある時にのみ能動化される。この信号は線４８２
上のITI信号及び線４８０上のITRW信号から駆
動される。ITIはインバータ５４０の入力へ与え
られ、ITRWはインバータ５４６の入力へ印加さ
れる。インバータ５４０及び５４６からの出力
は、ANDゲート５４４の第１及び第２入力５４
２及び５４８へ印加される。ANDゲート５４４
からの出力が２進の１レベルになるのは、ITI及
びITRWが同時に２進の０レベルにあつて、アド
レス・レジスタへの書込み動作が望まれる時であ
ることが分る。デコーダ５３６への信号入力は最
有意ビツトとしてＣ入力へ印加される線４８４上
のITAR、Ａ及びＢ入力へ印加される線５５６及
び５５８上の信号であつて線４８６上のITPOS
信号（２ビツト）である。前と同じように、１時
にデコーダ５３６の１個の出力のみが２進の１レ
ベルであつてよく、よつて１時にメモリ・サブシ
ステムにおける所与のアドレス・レジスタの１バ
イトのみが更新されることができる。

これまでに、プロセツサと複数のサブシステム
との間で共通バスを介して情報を転送するシステ
ムが説明された。その場合、最近アクセスされた
アドレスと異つたアドレス・バイトのみを転送す
ることによつて、プロセツサ及びサブシステム上
のピンの数が減少される。

〔産業上の応用性〕

本発明の目的は、改善された共通バス通信シス
テムを提供することである。

本発明の他の目的は、バス上の線の数を減少し
た共通バス通信システムを提供することである。

本発明の他の目的は、プロセツサ及び各サブシ
ステム上のピンの数を減少した、プロセツサ及び
複数サブシステム間の共通バス通信システムを提
供することである。

本発明の他の目的は、プロセツサ及び複数サブ
システム間の共通バス通信システムであつて、選
択されたアドレス・バイトの中で前のアドレスの
対応するバイトと異つたもののみが逐次に転送さ
れてサブシステム中の選択されたメモリ・ロケー
シヨンへアクセスするようなバス通信システムを
提供することである。

本発明の他の目的は、プロセツサ及び複数サブ
システム間の共通バス通信システムであつてアド
レス情報が３バイト幅でありバス上のアドレス情
報線が１バイト幅であるようなバス通信システム
を提供することである。

【図面の簡単な説明】

第１図は本発明に従う共通バス通信システムの
ブロツク図、第２図は本発明の実施例中で使用さ
れる共通バス上の制御信号のフオーマツト、第３
図は第１図に示されるプロセツサのブロツク図、
第４図は第１図に示されるメモリ・サブシステム
の詳細ブロツク図、第５図は第１図に示される周
辺制御装置の詳細ブロツク図、第６図は第３図に
示される内容アドレス・メモリ７０の詳細ブロツ
ク図、第７Ａ図、第７Ｂ図、第７Ｃ図は第３図に
示される局部記憶装置６８のブロツク図、第８図
は第３図に示されるバス制御ユニツト４６の詳細
ブロツク図、第９図は第４図に示されるメモリ・
サブシステムのための制御信号を発生する詳細論
理ブロツク図である。２……共通バス通信システム、４，６，８……
バス、１０……プロセツサ、１４……メモリ、１
６……インターフエイス、１８……メモリ、２０
……インターフエイス、２２……周辺制御装置、
２４……インターフエイス、２６，２８，３０，
３２，３４……アドレス・レジスタ、３６……デ
ータ・レジスタ、３８……命令アドレス・レジス
タ、４０……オペランド・アドレス・レジスタ、
４６……バス制御ユニツト、６４……マルチプレ
クサ、６８……局部記憶装置、７０……メモリ。

Claims

【特許請求の範囲】１プロセツサとメモリ・アレイを含むサブシス
テムとの間で情報を交換するための共通バス通信
システムにして、上記プロセツサ及びサブシステムの間を接続す
る１バイト幅のバスと、上記サブシステムに含まれ上記メモリ・アレイ
において第１のアドレス・シーケンスで最後にア
クセスされたメモリ・ロケーシヨンのアドレスを
記憶するｍバイト幅の第１アドレス・レジスタ、
及び上記メモリ・アレイにおいて第２のアドレ
ス・シーケンスで最後にアクセスされたメモリ・
ロケーシヨンのアドレスを記憶するｍバイト幅の
第２アドレス・レジスタと（ただしｍは２以上の
整数）、上記プロセツサに含まれ上記第１アドレス・レ
ジスタ及び上記第２アドレス・レジスタの内容の
写しを記憶する記憶手段と、上記プロセツサに含まれ上記メモリ・アレイを
アクセスするためのｍバイトのアドレス情報を保
持するレジスタと、上記プロセツサに含まれ上記レジスタに保持さ
れているアドレス情報と、上記記憶手段に記憶さ
れている上記第１アドレス・レジスタ及び上記第
２アドレス・レジスタの内容の写しとをそれぞれ
比較してバイト毎に一致又は不一致を検出する比
較手段と、上記比較手段に応答して不一致のバイト数が少
ない方の内容を持つたアドレス・レジスタを選択
する選択手段と、上記選択手段によつて選択されたアドレス・レ
ジスタへ不一致のバイトだけを１バイトずつ上記
バスを介して転送する手段と、上記記憶手段中の対応する写しを更新する手段
と、を具備する共通バス通信システム。