JPH023164A - デュアル・ポート・メモリ - Google Patents
デュアル・ポート・メモリInfo
- Publication number
- JPH023164A JPH023164A JP63148971A JP14897188A JPH023164A JP H023164 A JPH023164 A JP H023164A JP 63148971 A JP63148971 A JP 63148971A JP 14897188 A JP14897188 A JP 14897188A JP H023164 A JPH023164 A JP H023164A
- Authority
- JP
- Japan
- Prior art keywords
- port
- writing
- memory
- control circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 41
- 230000009977 dual effect Effects 0.000 title claims abstract description 11
- 239000000872 buffer Substances 0.000 abstract description 5
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
良束上夏牲皿分…
本発明は１つのメモリセルと全く独立した２つのアドレ
ス、データ入出力ポートを持ち、それぞれのポートから
メモリセルの任意のアドレスへのデータの読み書きが可
能なデュアル・ポート・メモリに関するものである。
ス、データ入出力ポートを持ち、それぞれのポートから
メモリセルの任意のアドレスへのデータの読み書きが可
能なデュアル・ポート・メモリに関するものである。
従米虫且±
近年、デジタル信号技術の発展により画像処理専用のフ
レームメモリやラインメモリ等、用途別のメモリが種々
開発されている。デュアル・ポート・メモリもその１つ
である。第３図に従来のデュアル・ポート・メモリのブ
ロック図を示す。メモリＩＣはメモリアレイに対し１＆
［ＩのＩ１０バンファ３列デコーダ、行デコーダしか持
たないのが一般的であるが、デュアル・ポート・メモリ
は■１０バッファ（４２） （４８） 、列デコーダ（
４３） （４７） 、行デコーダ（４４） （４６）を
それぞれ２組ずつ持ち、どちら側からも１つのメモリア
レイ（４５）の任意のアドレスへデータの読み書きが独
立して行えるようになっている。尚、（４０） （５０
）は書き込み信号をチップセレクトに応じて与えるため
の負論理のＮＡＮＤゲートであり、同じ＜ （４１）
（４９）は読み出し信号をチップセレクト信号に応じて
与える負論理のＮＡＮＤゲートである。このデュアル・
ポート・メモリは２つのＣＰＵ間でのデータのやり取り
等、２つ又はそれ以上の機器間の通信バッファメモリと
して広く使われ始めている。
レームメモリやラインメモリ等、用途別のメモリが種々
開発されている。デュアル・ポート・メモリもその１つ
である。第３図に従来のデュアル・ポート・メモリのブ
ロック図を示す。メモリＩＣはメモリアレイに対し１＆
［ＩのＩ１０バンファ３列デコーダ、行デコーダしか持
たないのが一般的であるが、デュアル・ポート・メモリ
は■１０バッファ（４２） （４８） 、列デコーダ（
４３） （４７） 、行デコーダ（４４） （４６）を
それぞれ２組ずつ持ち、どちら側からも１つのメモリア
レイ（４５）の任意のアドレスへデータの読み書きが独
立して行えるようになっている。尚、（４０） （５０
）は書き込み信号をチップセレクトに応じて与えるため
の負論理のＮＡＮＤゲートであり、同じ＜ （４１）
（４９）は読み出し信号をチップセレクト信号に応じて
与える負論理のＮＡＮＤゲートである。このデュアル・
ポート・メモリは２つのＣＰＵ間でのデータのやり取り
等、２つ又はそれ以上の機器間の通信バッファメモリと
して広く使われ始めている。
明が解ン しようとする諜
しかしながら、従来のデュアル・ポート・メモリでは、
２つのポートから同等に同じメモリセルに書き込みがで
きるため例えば２つのＣＰＵの通信用としてこのメモリ
を使用した場合、一方のＣＰＵだけが管理しているデー
タを他のＣＰＵが誤って書き換えてしまうという問題が
あった。
２つのポートから同等に同じメモリセルに書き込みがで
きるため例えば２つのＣＰＵの通信用としてこのメモリ
を使用した場合、一方のＣＰＵだけが管理しているデー
タを他のＣＰＵが誤って書き換えてしまうという問題が
あった。
本発明はかかる点に鑑みてなされたものであり、簡単な
回路を付加するだけで他のポートからの誤った書き込み
を阻止するようにした新規なデュアル・ポート・メモリ
を提供することを目的とする。
回路を付加するだけで他のポートからの誤った書き込み
を阻止するようにした新規なデュアル・ポート・メモリ
を提供することを目的とする。
課題を解決するための手
上記の目的を達成するため本発明では、１つのメモリセ
ルを共有し、互いに独立した２つのアドレス、データ入
出力ポートを持つデュアル・ポート・メモリにおいて、
少くとも一方のポートに相手側のポートの書き込みを禁
止する領域を設定できる書き込み制御回路を設けた構成
としている。
ルを共有し、互いに独立した２つのアドレス、データ入
出力ポートを持つデュアル・ポート・メモリにおいて、
少くとも一方のポートに相手側のポートの書き込みを禁
止する領域を設定できる書き込み制御回路を設けた構成
としている。
作−■
このような構成によると、１つのポートにより管理され
ているデータが他のポートからの書き換え信号によって
誤って書き換えられるということがなくなる。
ているデータが他のポートからの書き換え信号によって
誤って書き換えられるということがなくなる。
実−」Ｌ二桝
以下、本発明の一実施例について、図面を参照して説明
する。
する。
第１図において（１） （８）は本実施例の特徴部であ
る書き込み制御回路であって、メモリセル（７）の成る
領域への書き込みを禁止する回路である。その領域の指
定は外部機器たとえばＣＰＵで任意に行うことができる
。その書き込み制御回路の具体例としてメモリ領域を８
等分し、その任意の領域の書き込みを制御できる回路を
第２図に示す。第２図において（２１）は外部機器から
の書き込み制御データ（Ｄ、〜Ｄ？）を記憶しておくラ
ンチ回路、（２２）はメモリに入力されるアドレスの上
位３ビツトを用いて８等分したメモリ領域のどの領域か
を選択する信号を発生させるアドレス・デコーダである
。メモリへの書き込み制御データ（Ｄ、〜Ｄ、）は外部
機器１例えばＣＰＵからラッチ回路（２１）に書き込ま
れる。ラッチ回路（２１）にはコマンド信号がハイレベ
ルで、イネーブル信号ＷπがローレベルのときＡＮＤゲ
ート（２０）を通してクロックが入力されデータが書き
込まれるようになっている。
る書き込み制御回路であって、メモリセル（７）の成る
領域への書き込みを禁止する回路である。その領域の指
定は外部機器たとえばＣＰＵで任意に行うことができる
。その書き込み制御回路の具体例としてメモリ領域を８
等分し、その任意の領域の書き込みを制御できる回路を
第２図に示す。第２図において（２１）は外部機器から
の書き込み制御データ（Ｄ、〜Ｄ？）を記憶しておくラ
ンチ回路、（２２）はメモリに入力されるアドレスの上
位３ビツトを用いて８等分したメモリ領域のどの領域か
を選択する信号を発生させるアドレス・デコーダである
。メモリへの書き込み制御データ（Ｄ、〜Ｄ、）は外部
機器１例えばＣＰＵからラッチ回路（２１）に書き込ま
れる。ラッチ回路（２１）にはコマンド信号がハイレベ
ルで、イネーブル信号ＷπがローレベルのときＡＮＤゲ
ート（２０）を通してクロックが入力されデータが書き
込まれるようになっている。
このように本実施例では、コマンド信号がハイレベルで
Ｗπがローレベルのときデータが書き込まれるが、コマ
ンド信号がローレベルでＷπがハイレベルのとき書き込
まれるように構成しても一向に差し支えない。−度メモ
リへの書き込み禁止領域を設定した後は、次に設定し直
すまでその状態が保持される。（２３）〜（３０）はラ
ッチ回路（２１）の出力とアドレスデコーダ（２２）の
出力を受けて負論理ＡＮＤをとるゲート（３１）は書き
込み制御信号Ｗ、。□、を出力する負論理のＯＲゲート
である。本実施例では、書き込°み制御データがハイレ
ベルのとき書き込みが禁止される。つまり書き込み制御
データが（Ｄ、〜Ｄ、）が１０００００００． （−８
０１）のとき８等分されたメモリ領域中最上位の領域の
み書き込みが禁止される。即ち、最上位のメモリ領域の
書き込みが指定されたときにはこの制御回路によりメモ
リセルへの書き込み信号（ＷＥ）が出力されない。もち
ろん書き込み制御データがローレベルのとき書き込みを
禁止することも可能で、このとき書き込み制御データは
０１１１１１１１ｍ（７Ｆ、） となるのは言うまでも
ない。
Ｗπがローレベルのときデータが書き込まれるが、コマ
ンド信号がローレベルでＷπがハイレベルのとき書き込
まれるように構成しても一向に差し支えない。−度メモ
リへの書き込み禁止領域を設定した後は、次に設定し直
すまでその状態が保持される。（２３）〜（３０）はラ
ッチ回路（２１）の出力とアドレスデコーダ（２２）の
出力を受けて負論理ＡＮＤをとるゲート（３１）は書き
込み制御信号Ｗ、。□、を出力する負論理のＯＲゲート
である。本実施例では、書き込°み制御データがハイレ
ベルのとき書き込みが禁止される。つまり書き込み制御
データが（Ｄ、〜Ｄ、）が１０００００００． （−８
０１）のとき８等分されたメモリ領域中最上位の領域の
み書き込みが禁止される。即ち、最上位のメモリ領域の
書き込みが指定されたときにはこの制御回路によりメモ
リセルへの書き込み信号（ＷＥ）が出力されない。もち
ろん書き込み制御データがローレベルのとき書き込みを
禁止することも可能で、このとき書き込み制御データは
０１１１１１１１ｍ（７Ｆ、） となるのは言うまでも
ない。
メモリへの書き込み制御はお互いに相手のポートに対し
て行う。例えば、第１図において、レフト側ポートの書
き込み制御回路（１）の出力はライト側ポートの負論理
ＮＡＮＤゲート（９）へ印加される。このＮＡＮＤゲー
ト（９）には別途チップセレクト信号で３πも与えられ
る。ＮＡＮＤゲート（９）の出力ＷＥ、はハイレベルの
とき書き込みを許可し、ローレベルのとき書き込みを禁
止する。
て行う。例えば、第１図において、レフト側ポートの書
き込み制御回路（１）の出力はライト側ポートの負論理
ＮＡＮＤゲート（９）へ印加される。このＮＡＮＤゲー
ト（９）には別途チップセレクト信号で３πも与えられ
る。ＮＡＮＤゲート（９）の出力ＷＥ、はハイレベルの
とき書き込みを許可し、ローレベルのとき書き込みを禁
止する。
（１０）は読み出し用の負論理ＮＡＮＤゲートである。
一方、ライト側ポートの書き込み制御回路（８）の出力
はレフト側ポートの書き込み用負論理ＮＡＮＤゲート（
２）に印加される。（３）は読み出し用の負論理ＮＡＮ
Ｄゲートである。第１図において、メモリアレイ （セ
ル）（７）を共有してレフト側及びライト側にそれぞれ
Ｉ１０バッファ（４）（１１）、列デコーダ（５） （
１２） 、行デコーダ（６）（１３）が従来と同様に設
けられている。
はレフト側ポートの書き込み用負論理ＮＡＮＤゲート（
２）に印加される。（３）は読み出し用の負論理ＮＡＮ
Ｄゲートである。第１図において、メモリアレイ （セ
ル）（７）を共有してレフト側及びライト側にそれぞれ
Ｉ１０バッファ（４）（１１）、列デコーダ（５） （
１２） 、行デコーダ（６）（１３）が従来と同様に設
けられている。
上記実施例では双方のポートに書き込み制御回路を設け
て互いに書き込みを禁止制御できるようにしたが、これ
をいずれか一方のポートにのみ設けて、一方からのみ禁
止制御を行うことができるアンバランス型に構成しても
よい。
て互いに書き込みを禁止制御できるようにしたが、これ
をいずれか一方のポートにのみ設けて、一方からのみ禁
止制御を行うことができるアンバランス型に構成しても
よい。
発明の効果
本発明によれば、互いに独立した２つのアドレスバス、
データバスを持つデュアル・ポート・メモリの少くとも
一方のポートに相手方のポートの書き込みを禁止する領
域を設定できる書き込み制御回路を付加しているので、
少くとも一方のポートのみが管理しているデータが誤っ
て他方のポートから書き換えられることがなくなり、よ
り安定したシステムを構築できる。しかも簡単な構成で
実現できる。
データバスを持つデュアル・ポート・メモリの少くとも
一方のポートに相手方のポートの書き込みを禁止する領
域を設定できる書き込み制御回路を付加しているので、
少くとも一方のポートのみが管理しているデータが誤っ
て他方のポートから書き換えられることがなくなり、よ
り安定したシステムを構築できる。しかも簡単な構成で
実現できる。
４、図面簡単な説明
第１図は本発明を実施したデュアル・ポート・メモリの
ブロック図であり、第２図はその要部の構成図である。
ブロック図であり、第２図はその要部の構成図である。
第３図は従来のデュアル・ポート・メモリのブロック図
である。
である。
（１） （８）−一書き込み制御回路。
・・−メモリアレイ（メモリセル）。
Claims (1)
- （１）１つのメモリセルを共有し、互いに独立した２つ
のアドレス、データ入出力ポートを持つデュアル・ポー
ト・メモリにおいて、少くとも一方のポートに相手側の
ポートの書き込みを禁止する領域を設定できる書き込み
制御回路を設けたことを特徴とするデュアル・ポート・
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148971A JPH023164A (ja) | 1988-06-16 | 1988-06-16 | デュアル・ポート・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148971A JPH023164A (ja) | 1988-06-16 | 1988-06-16 | デュアル・ポート・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023164A true JPH023164A (ja) | 1990-01-08 |
Family
ID=15464769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148971A Pending JPH023164A (ja) | 1988-06-16 | 1988-06-16 | デュアル・ポート・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023164A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5335199A (en) * | 1991-03-19 | 1994-08-02 | Fujitsu Limited | Multiport memory |
| KR100781983B1 (ko) * | 2006-11-15 | 2007-12-06 | 삼성전자주식회사 | 체크 정보 제공기능을 가지는 멀티패쓰 억세스블 반도체메모리 장치 |
| KR100831971B1 (ko) * | 2006-09-25 | 2008-05-23 | 엠텍비젼 주식회사 | 듀얼 메모리 인터페이스를 가지는 듀얼 포트 메모리 장치,메모리 장치 및 듀얼 포트 메모리 장치 동작 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS535023A (en) * | 1976-07-02 | 1978-01-18 | Anic Spa | Congregating method of mercury granules |
| JPS5794999A (en) * | 1980-12-05 | 1982-06-12 | Nec Corp | Protection system for microinstruction control memory |
| JPS60246450A (ja) * | 1984-05-22 | 1985-12-06 | Nec Corp | メモリプロテクト装置 |
| JPS6370994A (ja) * | 1986-09-12 | 1988-03-31 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-06-16 JP JP63148971A patent/JPH023164A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS535023A (en) * | 1976-07-02 | 1978-01-18 | Anic Spa | Congregating method of mercury granules |
| JPS5794999A (en) * | 1980-12-05 | 1982-06-12 | Nec Corp | Protection system for microinstruction control memory |
| JPS60246450A (ja) * | 1984-05-22 | 1985-12-06 | Nec Corp | メモリプロテクト装置 |
| JPS6370994A (ja) * | 1986-09-12 | 1988-03-31 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5335199A (en) * | 1991-03-19 | 1994-08-02 | Fujitsu Limited | Multiport memory |
| KR100831971B1 (ko) * | 2006-09-25 | 2008-05-23 | 엠텍비젼 주식회사 | 듀얼 메모리 인터페이스를 가지는 듀얼 포트 메모리 장치,메모리 장치 및 듀얼 포트 메모리 장치 동작 방법 |
| KR100781983B1 (ko) * | 2006-11-15 | 2007-12-06 | 삼성전자주식회사 | 체크 정보 제공기능을 가지는 멀티패쓰 억세스블 반도체메모리 장치 |
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