JPS6312376B2 - - Google Patents
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- JPS6312376B2 JPS6312376B2 JP16445482A JP16445482A JPS6312376B2 JP S6312376 B2 JPS6312376 B2 JP S6312376B2 JP 16445482 A JP16445482 A JP 16445482A JP 16445482 A JP16445482 A JP 16445482A JP S6312376 B2 JPS6312376 B2 JP S6312376B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
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- H01L21/02373—Group 14 semiconducting materials
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-
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にゲツタリ
ング方法に関する。
ング方法に関する。
本発明の製造方法によれば特にＮ型シリコン基
板を必要とする半導体素子のリーク電流を極めて
低く抑える事ができ、半導体素子特性の劣化を防
ぎ高歩留り、高品質の半導体装置を得ることがで
きる。
板を必要とする半導体素子のリーク電流を極めて
低く抑える事ができ、半導体素子特性の劣化を防
ぎ高歩留り、高品質の半導体装置を得ることがで
きる。
従来の方法では、デバイスプロセスの熱履歴に
よりシリコン基板に内在する酸素が析出し内部欠
陥、表面欠陥として現われてしまう。内部欠陥は
ゲツタリング効果で有効であるが表面欠陥は半導
体素子の特性、歩留りの低下の原因となつてしま
う。
よりシリコン基板に内在する酸素が析出し内部欠
陥、表面欠陥として現われてしまう。内部欠陥は
ゲツタリング効果で有効であるが表面欠陥は半導
体素子の特性、歩留りの低下の原因となつてしま
う。
表面欠陥を除去するためデバイスプロセス中あ
るいは前に表面無欠陥層の形成および内部欠陥形
成のための熱処理を施す方法、所謂イントリンシ
ツクゲツタリング（IG）技術がある。しかし、
IG処理には種々の制約がある。例えば、シリコ
ン基板中の酸素濃度の最適化、無欠陥層および内
部欠陥形成のための熱処理とデバイスプロセスと
の適性化等がそれである。
るいは前に表面無欠陥層の形成および内部欠陥形
成のための熱処理を施す方法、所謂イントリンシ
ツクゲツタリング（IG）技術がある。しかし、
IG処理には種々の制約がある。例えば、シリコ
ン基板中の酸素濃度の最適化、無欠陥層および内
部欠陥形成のための熱処理とデバイスプロセスと
の適性化等がそれである。
酸素濃度、熱処理の選択を極く僅かでも誤ると
内部欠陥が表面にまで到達してしまつたり、内部
欠陥が形成されなかつたりして半導体素子の特性
が劣化し、製造上の歩留りと品質が低下する問題
があつた。
内部欠陥が表面にまで到達してしまつたり、内部
欠陥が形成されなかつたりして半導体素子の特性
が劣化し、製造上の歩留りと品質が低下する問題
があつた。
また、表面欠陥を除去する方法としてエピタキ
シヤルウエハーを使う方法もあるが、既知のエピ
タキシヤル成長は一般に1000℃以上の高温で行う
ためシリコン基板中の酸素の析出核（内部欠陥
核）が溶解してしまい、内部欠陥密度を上げるこ
とには限界があつた。
シヤルウエハーを使う方法もあるが、既知のエピ
タキシヤル成長は一般に1000℃以上の高温で行う
ためシリコン基板中の酸素の析出核（内部欠陥
核）が溶解してしまい、内部欠陥密度を上げるこ
とには限界があつた。
第１図は、従来の製造方法を用いた場合のシリ
コンウエハーの断面図である。先ず、シリコン結
晶中の酸素濃度が18×1017cm-3、アンチモンの濃
度が１×1015cm-3のＮ型基板１を用意する（第１
図ａ）。その後、半導体素子を形成するための
種々の熱処理を経ることによりシリコン基板１に
は酸素起因の内部欠陥２、および表面欠陥３が形
成されてしまう（第１図ｂ）。
コンウエハーの断面図である。先ず、シリコン結
晶中の酸素濃度が18×1017cm-3、アンチモンの濃
度が１×1015cm-3のＮ型基板１を用意する（第１
図ａ）。その後、半導体素子を形成するための
種々の熱処理を経ることによりシリコン基板１に
は酸素起因の内部欠陥２、および表面欠陥３が形
成されてしまう（第１図ｂ）。
第２図は、表面欠陥を除去するためIG処理を
施した場合のシリコンウエハの断面図である。例
えば、シリコン結晶中の酸素の濃度が19×1017cm
-3、アンチモンの濃度が１×1015cm-3のＮ型基板
４を用意する（第２図ａ）。先ず、1200℃の温度
で３時間の熱処理を施しシリコン基板４表面の酸
素を外方拡散させ表面付近の酸素の濃度を下げさ
らに750℃の温度で10時間の熱処理を施し内部欠
陥核５を成長させる（第２図ｂ）。しかるのち半
導体素子を形成するための種々の熱処理を経るこ
とにより、シリコン基板４中に内部欠陥６が形成
される（第２図ｃ）。本例の場合シリコン結晶中
の酸素濃度が高いためにシリコン基板４の表面に
まで欠陥７が到達してしまう。
施した場合のシリコンウエハの断面図である。例
えば、シリコン結晶中の酸素の濃度が19×1017cm
-3、アンチモンの濃度が１×1015cm-3のＮ型基板
４を用意する（第２図ａ）。先ず、1200℃の温度
で３時間の熱処理を施しシリコン基板４表面の酸
素を外方拡散させ表面付近の酸素の濃度を下げさ
らに750℃の温度で10時間の熱処理を施し内部欠
陥核５を成長させる（第２図ｂ）。しかるのち半
導体素子を形成するための種々の熱処理を経るこ
とにより、シリコン基板４中に内部欠陥６が形成
される（第２図ｃ）。本例の場合シリコン結晶中
の酸素濃度が高いためにシリコン基板４の表面に
まで欠陥７が到達してしまう。
一般的に、半導体素子を形成するための熱処理
が高温、長時間になるに従い、あるいはシリコン
基板中の酸素の濃度が極度に高い場合には表面に
まで内部欠陥が伸張してくることがある。また、
酸素濃度が低すぎる場合には、内部欠陥が形成さ
れないことがある。いずれにしろ適当な酸素濃度
IG処理を選択する必要があり、選択を誤ると、
製品のリーク電流を引き起こす原因となつてい
る。
が高温、長時間になるに従い、あるいはシリコン
基板中の酸素の濃度が極度に高い場合には表面に
まで内部欠陥が伸張してくることがある。また、
酸素濃度が低すぎる場合には、内部欠陥が形成さ
れないことがある。いずれにしろ適当な酸素濃度
IG処理を選択する必要があり、選択を誤ると、
製品のリーク電流を引き起こす原因となつてい
る。
第３図は、IG技術と同様に表面欠陥を除去す
る技術であるエピタキシヤルウエハを使つた場合
のシリコン基板と、エピタキシヤル層の断面図で
ある。
る技術であるエピタキシヤルウエハを使つた場合
のシリコン基板と、エピタキシヤル層の断面図で
ある。
先ず、例えば、酸素濃度が16×1017cm-3、アン
チモンの濃度が１×1015cm-3のＮ型シリコン基板
８を用意する（第３図ａ）。次に既知の方法例え
ば四塩化シリコンを使用し1170℃で厚さ10μ比抵
抗５ΩcmのＮ型シリコン結晶９をエピタキシヤル
成長する（第３図ｂ）。しかるときシリコン基板
の酸素析出核（内部欠陥核）は溶解してその密度
は非常に少なくなつてしまう。次に半導体素子形
成のための熱処理を施すことによりエピタキシヤ
ル層９には酸素が含まれていないので無欠陥層と
なるが、シリコン基板８にも内部欠陥は形成され
ない（第３図ｃ）。もしくは、極く僅かに形成さ
れるだけであり、ゲツタリング効果がなく汚染に
対して弱く製品のリーク電流を引き起こす。
チモンの濃度が１×1015cm-3のＮ型シリコン基板
８を用意する（第３図ａ）。次に既知の方法例え
ば四塩化シリコンを使用し1170℃で厚さ10μ比抵
抗５ΩcmのＮ型シリコン結晶９をエピタキシヤル
成長する（第３図ｂ）。しかるときシリコン基板
の酸素析出核（内部欠陥核）は溶解してその密度
は非常に少なくなつてしまう。次に半導体素子形
成のための熱処理を施すことによりエピタキシヤ
ル層９には酸素が含まれていないので無欠陥層と
なるが、シリコン基板８にも内部欠陥は形成され
ない（第３図ｃ）。もしくは、極く僅かに形成さ
れるだけであり、ゲツタリング効果がなく汚染に
対して弱く製品のリーク電流を引き起こす。
以上のように、従来の方法では半導体素子形成
のための熱履歴に合せて酸素濃度、内部欠陥形成
のための熱処理を選択する必要があつた。極く僅
かでも最適値をはずれるとシリコン基板表面にま
で欠陥が発生してしまつたり、ゲツタリング効果
がなくなつてしまい半導体素子を劣化させ歩留り
の低下、品質の低下を招く問題があつた。
のための熱履歴に合せて酸素濃度、内部欠陥形成
のための熱処理を選択する必要があつた。極く僅
かでも最適値をはずれるとシリコン基板表面にま
で欠陥が発生してしまつたり、ゲツタリング効果
がなくなつてしまい半導体素子を劣化させ歩留り
の低下、品質の低下を招く問題があつた。
本発明は上記欠点を除き、特にシリコン結晶に
含まれる酸素の濃度を〔Oi〕、ボロンの濃度を
〔Ｂ〕、Ｎ型不純物の濃度を〔Ｄ〕としたとき
〔Ｄ〕＞〔Ｂ〕≧〔Oi〕≧14×1017cm-3のＮ型基板にシ
リコンエピタキシヤル結晶を成長し、デバイスプ
ロセスを経るだけで基板には極めて高密度の内部
欠陥が形成されエピタキシヤル層およびエピタキ
シヤル層表面には欠陥が形成されることなく半導
体素子のリーク電流を極めて低く抑える事ができ
半導体素子の劣化を防ぎ高歩留り高品質の半導体
装置を得ることができる。
含まれる酸素の濃度を〔Oi〕、ボロンの濃度を
〔Ｂ〕、Ｎ型不純物の濃度を〔Ｄ〕としたとき
〔Ｄ〕＞〔Ｂ〕≧〔Oi〕≧14×1017cm-3のＮ型基板にシ
リコンエピタキシヤル結晶を成長し、デバイスプ
ロセスを経るだけで基板には極めて高密度の内部
欠陥が形成されエピタキシヤル層およびエピタキ
シヤル層表面には欠陥が形成されることなく半導
体素子のリーク電流を極めて低く抑える事ができ
半導体素子の劣化を防ぎ高歩留り高品質の半導体
装置を得ることができる。
本発明はシリコン結晶中の酸素の濃度を
〔Oi〕、ボロンの濃度を〔Ｂ〕とすると、〔Ｂ〕≧
〔Oi〕≧14×1017としたときシリコン結晶中に極め
て高密度の内部欠陥が形成され易いことを見出し
た。しかしＮ型シリコン結晶を必要とする半導体
装置にはこのままでは適用できないがＮ型不純物
の濃度を〔Ｄ〕として〔Ｄ〕＞〔Ｂ〕≧〔Oi〕≧14×
1017とすることで適用可となる。
〔Oi〕、ボロンの濃度を〔Ｂ〕とすると、〔Ｂ〕≧
〔Oi〕≧14×1017としたときシリコン結晶中に極め
て高密度の内部欠陥が形成され易いことを見出し
た。しかしＮ型シリコン結晶を必要とする半導体
装置にはこのままでは適用できないがＮ型不純物
の濃度を〔Ｄ〕として〔Ｄ〕＞〔Ｂ〕≧〔Oi〕≧14×
1017とすることで適用可となる。
本発明の製造方法は、シリコン結晶中に含まれ
る酸素の濃度を〔Oi〕、ボロンの濃度を〔Ｂ〕、
Ｎ型不純物の濃度を〔Ｄ〕としたとき〔Ｄ〕＞
〔Ｂ〕≧〔Oi〕≧14×1017cm-3のＮ型基板上にシリコ
ンエピタキシヤル結晶を成長する工程と、該シリ
コンエピタキシヤル結晶に半導体装置を構成する
素子を形成する工程とを含むことを特徴とするも
のである。
る酸素の濃度を〔Oi〕、ボロンの濃度を〔Ｂ〕、
Ｎ型不純物の濃度を〔Ｄ〕としたとき〔Ｄ〕＞
〔Ｂ〕≧〔Oi〕≧14×1017cm-3のＮ型基板上にシリコ
ンエピタキシヤル結晶を成長する工程と、該シリ
コンエピタキシヤル結晶に半導体装置を構成する
素子を形成する工程とを含むことを特徴とするも
のである。
以下実施例に基づき本発明を詳細に説明する。
第４図は本発明の方法を実施した場合のシリコ
ン基板およびシリコンエピタキシヤル層の断面図
である。まず、例えば酸素の濃度が15×1017cm
-3、ボロンの濃度が３×1018cm-3、アンチモンの
濃度が６×1018cm-3のＮ型シリコン基板１０を用
意する（第４図ａ）。次に既知の方法で、例えば
四塩化シリコンを使用し1170℃の温度で厚さ
10μm、比抵抗５Ω−cmのＮ型シリコン結晶１１
を成長する（第４図ｂ）。次に半導体素子を形成
するための工程を経る（第４図ｃ）。しかる時に
は各種熱処理が加えられるのでＮ型基板１０内に
内部欠陥１２が形成される。このとき〔Ｂ〕≧
〔Oi〕≧14×1017cm-3であるためにエピタキシヤル
ウエハにもかかわらず極めて高密度に内部欠陥１
２が形成される。また、エピタキシヤル層１１は
酸素が含まれていないので内部欠陥は発生せず半
導体素子形成領域（エピタキシヤル層１１）は完
全な無欠陥層とできる。
ン基板およびシリコンエピタキシヤル層の断面図
である。まず、例えば酸素の濃度が15×1017cm
-3、ボロンの濃度が３×1018cm-3、アンチモンの
濃度が６×1018cm-3のＮ型シリコン基板１０を用
意する（第４図ａ）。次に既知の方法で、例えば
四塩化シリコンを使用し1170℃の温度で厚さ
10μm、比抵抗５Ω−cmのＮ型シリコン結晶１１
を成長する（第４図ｂ）。次に半導体素子を形成
するための工程を経る（第４図ｃ）。しかる時に
は各種熱処理が加えられるのでＮ型基板１０内に
内部欠陥１２が形成される。このとき〔Ｂ〕≧
〔Oi〕≧14×1017cm-3であるためにエピタキシヤル
ウエハにもかかわらず極めて高密度に内部欠陥１
２が形成される。また、エピタキシヤル層１１は
酸素が含まれていないので内部欠陥は発生せず半
導体素子形成領域（エピタキシヤル層１１）は完
全な無欠陥層とできる。
なお、上記実施例の説明はシリコン基板中の酸
素の濃度〔Oi〕＝15×1017cm-3、ボロンの濃度
〔Ｂ〕＝３×18cm、アンチモンの濃度〔Ｄ〕＝６×
1018であるが〔Ｄ〕＞〔Ｂ〕≧〔Oi〕≧14×1017であ
れば良い。また、エピタキシヤル成長方法、成長
層の厚さおよび比抵抗は問わない。
素の濃度〔Oi〕＝15×1017cm-3、ボロンの濃度
〔Ｂ〕＝３×18cm、アンチモンの濃度〔Ｄ〕＝６×
1018であるが〔Ｄ〕＞〔Ｂ〕≧〔Oi〕≧14×1017であ
れば良い。また、エピタキシヤル成長方法、成長
層の厚さおよび比抵抗は問わない。
以上詳細に説明したように本発明によれば、表
面無欠陥層を確実に形成でき、内部欠陥は極めて
高密度に形成できると共にプロセスの許容範囲が
広くなり、形成した半導体素子のリーク電流を極
めて低くおさえることができ、高歩留り、高品質
の半導体装置を得ることができる。
面無欠陥層を確実に形成でき、内部欠陥は極めて
高密度に形成できると共にプロセスの許容範囲が
広くなり、形成した半導体素子のリーク電流を極
めて低くおさえることができ、高歩留り、高品質
の半導体装置を得ることができる。
第１図ａ〜ｂ、第２図ａ〜ｃ及び第３図ａ〜ｃ
は従来の製造方法による主要工程概略断面図、第
４図ａ〜ｃは本発明の一実施例による製造方法の
主要工程概略断面図である。 １，４，８，１０……シリコン基板、２，６，
１２……内部欠陥、３，７……表面欠陥、５……
内部欠陥核、９，１１……エピタキシヤル結晶。
は従来の製造方法による主要工程概略断面図、第
４図ａ〜ｃは本発明の一実施例による製造方法の
主要工程概略断面図である。 １，４，８，１０……シリコン基板、２，６，
１２……内部欠陥、３，７……表面欠陥、５……
内部欠陥核、９，１１……エピタキシヤル結晶。
Claims (1)
- 【特許請求の範囲】 １ シリコン結晶中に含まれる酸素の濃度を
〔Oi〕、ボロンの濃度を〔Ｂ〕、Ｎ型不純物の濃度
を〔Ｄ〕と表わしたとき、〔Ｄ〕＞〔Ｂ〕≧〔Oi〕≧
14×1017cm-3のＮ型基板上にシリコンエピタキシ
ヤル結晶を成長させる工程と、該シリコンエピタ
キシヤル結晶に半導体装置を構成する素子を形成
する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16445482A JPS5954220A (ja) | 1982-09-21 | 1982-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16445482A JPS5954220A (ja) | 1982-09-21 | 1982-09-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5954220A JPS5954220A (ja) | 1984-03-29 |
| JPS6312376B2 true JPS6312376B2 (ja) | 1988-03-18 |
Family
ID=15793477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16445482A Granted JPS5954220A (ja) | 1982-09-21 | 1982-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5954220A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104322A (ja) * | 1986-10-21 | 1988-05-09 | Toshiba Corp | エピタキシヤルウエ−ハ |
| JP2725460B2 (ja) * | 1991-01-22 | 1998-03-11 | 日本電気株式会社 | エピタキシャルウェハーの製造方法 |
| JP3384506B2 (ja) * | 1993-03-30 | 2003-03-10 | ソニー株式会社 | 半導体基板の製造方法 |
| JP5637871B2 (ja) | 2011-01-13 | 2014-12-10 | 株式会社椿本チエイン | コンベヤチェーン |
-
1982
- 1982-09-21 JP JP16445482A patent/JPS5954220A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5954220A (ja) | 1984-03-29 |
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