JPS59119926A - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPS59119926A JPS59119926A JP22661382A JP22661382A JPS59119926A JP S59119926 A JPS59119926 A JP S59119926A JP 22661382 A JP22661382 A JP 22661382A JP 22661382 A JP22661382 A JP 22661382A JP S59119926 A JPS59119926 A JP S59119926A
- Authority
- JP
- Japan
- Prior art keywords
- output
- type
- terminal
- input clock
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は非同期式カウンタに関する。
(2)従来技術と問題点
従来の非同期式カウンタは、第1図に示すように、D−
FFI 、2・・・が前段のD−FFの出力Qtを受け
て入力クロックCKとし、かつリセット端子R8に印加
されているリセット信号が“L”になるとすべてD−F
FのQ出力がL”となるように動作していた。
FFI 、2・・・が前段のD−FFの出力Qtを受け
て入力クロックCKとし、かつリセット端子R8に印加
されているリセット信号が“L”になるとすべてD−F
FのQ出力がL”となるように動作していた。
即ち、第2図のタイムチャートで動作を説明すると、リ
セット信号(第2図(1))は通常+t H″に保たれ
、第1段のD−FFIのクロック端子CKには入力端子
INからクロック信号が入力される(第2図(2))。
セット信号(第2図(1))は通常+t H″に保たれ
、第1段のD−FFIのクロック端子CKには入力端子
INからクロック信号が入力される(第2図(2))。
D−FFIは入力端子INか、のクロック信号(第2図
(2))よシも、破線で示すように遅れてそのクロック
信号(第2図(2))が′L”となったときにQ出力を
生成する。この場合、Q出力は外部端子Qlに接続され
ているので、Q出力は外部端子の影響を受けたQ1出力
として次段のD−FF2へ入力される(第2図(3))
。
(2))よシも、破線で示すように遅れてそのクロック
信号(第2図(2))が′L”となったときにQ出力を
生成する。この場合、Q出力は外部端子Qlに接続され
ているので、Q出力は外部端子の影響を受けたQ1出力
として次段のD−FF2へ入力される(第2図(3))
。
従って、従来のD−FFから成るTTL論理回路ではリ
セット信号(第2図(1))がt L nとなっている
時間t′がリセット信号がL#となった瞬間からD−F
FIのQ出力であるQl′ 出力がL”となるまでの
時間tPHLより短かいと、Ql′ 出力の′H”→
+t L nをクロック信号として受け、次段のD−F
F2の、Q出力たるQ2出力が破線で示すように(第2
図(4))生成されカウンタとしての動作をしてしまう
。このためリセット“信号の゛L″継続時間tWは常に
tW>tPHU (第2図(1)(3) )とせねば
ならない。
セット信号(第2図(1))がt L nとなっている
時間t′がリセット信号がL#となった瞬間からD−F
FIのQ出力であるQl′ 出力がL”となるまでの
時間tPHLより短かいと、Ql′ 出力の′H”→
+t L nをクロック信号として受け、次段のD−F
F2の、Q出力たるQ2出力が破線で示すように(第2
図(4))生成されカウンタとしての動作をしてしまう
。このためリセット“信号の゛L″継続時間tWは常に
tW>tPHU (第2図(1)(3) )とせねば
ならない。
捷たD−FFは前段の出力外部端子に接続されたクロッ
ク信号を入力としているのでその外部端子の負荷如何に
よってはtpHL(第2図(3))が犬となυtwもそ
れに比例して長くしなければならない。
ク信号を入力としているのでその外部端子の負荷如何に
よってはtpHL(第2図(3))が犬となυtwもそ
れに比例して長くしなければならない。
(3)発明の目的
本発明の目的は、前段のD−FFのQ出力を反転して次
段のD−FFO入カタカクロックることによシ、入力ク
ロック信号の外部からの影響をなくすと共にリセット信
号継続時間を短縮し、もってカウンタの特性を改善する
ことにある。
段のD−FFO入カタカクロックることによシ、入力ク
ロック信号の外部からの影響をなくすと共にリセット信
号継続時間を短縮し、もってカウンタの特性を改善する
ことにある。
(4)発明の構成
本発明によれば、複数個のD形フリッグ70ツブを縦続
接続し、上記各7リツプ70ツブの間にインバータが挿
入され、各インバータの入力側が前段の7リツプフロツ
プのQ出力端子に接続されていると共に出力側が次段の
7リツプフロツプの入力クロック端子に接続されている
ことを特徴とするカウンタ回路が提供される。
接続し、上記各7リツプ70ツブの間にインバータが挿
入され、各インバータの入力側が前段の7リツプフロツ
プのQ出力端子に接続されていると共に出力側が次段の
7リツプフロツプの入力クロック端子に接続されている
ことを特徴とするカウンタ回路が提供される。
(5)発明の実施例
以下、本発明を実施例によシ添付図面を参照して説明す
る。
る。
第3図は本発明に係るTTL論理回路の構成図である。
従来と異なるのは各D−FFI0.20 。
・・・の間にそれぞれインバータ11.21・・・が接
続されていることである。各インバータ11.21・・
・の入力側は対応するD−FFIo 、20・・・のQ
出力端子に接続され、出力側は次段のD−FF。
続されていることである。各インバータ11.21・・
・の入力側は対応するD−FFIo 、20・・・のQ
出力端子に接続され、出力側は次段のD−FF。
入力クロック端子CKに接続されている。従って各イン
バータの出力は反転されて逼とな多波形自体は従来と同
様であるが、外部端子Ql−Q2・・・に接続されてい
ないので、TPHLは外部の影響を受けない。
バータの出力は反転されて逼とな多波形自体は従来と同
様であるが、外部端子Ql−Q2・・・に接続されてい
ないので、TPHLは外部の影響を受けない。
上記各D−FFI0,20・・・とそのインバータ11
.21・・・の詳細な回路図は第4図に示されている。
.21・・・の詳細な回路図は第4図に示されている。
(6)発明の効果
本発明によれば、前段D−FFのQ出力を反転して次段
D−FFの入力クロックとすることによシ、カウンタ回
路の特性を改善できる。
D−FFの入力クロックとすることによシ、カウンタ回
路の特性を改善できる。
第1図は従来のTTL論理回路の構成図、第2図はその
タイムチャート、第3図は本発明によるTTL論理回路
の構成図、第4図は第3図の詳細な回路図例、第5図は
従来と本発明の比較説明図である。 10.20・・・D−1i”F、 11 、21・・
・インバータ、IN・・・入力端子、CK・・・入力ク
ロック端子、R8・・・リセット端子、Q・・・Q出力
、り・・・回出力、Ql、Q2・・・出力端子。 ( 特許出願人 富士通株式会社 ( 特許出願代理人 弁理士 青 木 朗 ( 弁理士西舘和之 ( 弁理士 内 1)幸 男 弁理士 山 口 昭 之 第一0 凹 t (1) 第2図 7jul= 1: :4
タイムチャート、第3図は本発明によるTTL論理回路
の構成図、第4図は第3図の詳細な回路図例、第5図は
従来と本発明の比較説明図である。 10.20・・・D−1i”F、 11 、21・・
・インバータ、IN・・・入力端子、CK・・・入力ク
ロック端子、R8・・・リセット端子、Q・・・Q出力
、り・・・回出力、Ql、Q2・・・出力端子。 ( 特許出願人 富士通株式会社 ( 特許出願代理人 弁理士 青 木 朗 ( 弁理士西舘和之 ( 弁理士 内 1)幸 男 弁理士 山 口 昭 之 第一0 凹 t (1) 第2図 7jul= 1: :4
Claims (1)
- 複数個のD形7リツプフロツプを縦続接続し、上記各7
リツグ70ツブの間にインバータが挿入され、各インバ
ータの久方側が前段の7リツプフロツグのす出方端子に
接続はれていると共に出方側が次段の7リツグフロツグ
の入力クロック端子に接続されていることを特徴とする
カウンタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22661382A JPS59119926A (ja) | 1982-12-27 | 1982-12-27 | カウンタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22661382A JPS59119926A (ja) | 1982-12-27 | 1982-12-27 | カウンタ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59119926A true JPS59119926A (ja) | 1984-07-11 |
Family
ID=16847939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22661382A Pending JPS59119926A (ja) | 1982-12-27 | 1982-12-27 | カウンタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59119926A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6409558B1 (en) | 1999-11-19 | 2002-06-25 | Honda Giken Kogyo Kabushiki Kaisha | Turbocharged engine structure for small-sized boat |
US6676464B2 (en) * | 2001-07-19 | 2004-01-13 | Honda Giken Kogyo Kabushiki Kaisha | Supercharger cooling structure for small watercraft |
-
1982
- 1982-12-27 JP JP22661382A patent/JPS59119926A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6409558B1 (en) | 1999-11-19 | 2002-06-25 | Honda Giken Kogyo Kabushiki Kaisha | Turbocharged engine structure for small-sized boat |
US6676464B2 (en) * | 2001-07-19 | 2004-01-13 | Honda Giken Kogyo Kabushiki Kaisha | Supercharger cooling structure for small watercraft |
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