JPH0683066B2 - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPH0683066B2 JPH0683066B2 JP11821787A JP11821787A JPH0683066B2 JP H0683066 B2 JPH0683066 B2 JP H0683066B2 JP 11821787 A JP11821787 A JP 11821787A JP 11821787 A JP11821787 A JP 11821787A JP H0683066 B2 JPH0683066 B2 JP H0683066B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- input
- stage
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は入力されるパルス数をカウントし、所定数カ
ウントを終えると再び１からカウントを始めるカウンタ
回路に関する。
ウントを終えると再び１からカウントを始めるカウンタ
回路に関する。
［従来の技術］ 第３図には、従来から置く知られたｎ進カウンタ回路が
示されており（例えば白土義男著「デジタルICのすべ
て」（東京電機大学出版局））、図において、ｎ個のＤ
型フリップフロップ（以下「Ｄ−FF」という）DF1〜DFn
からなるシフトレジスタ（１）の各段のＤ−EFの出力
（Ｑ）がNORゲート（２）に入力され、このNORゲート
（２）の出力は初段のＤ−FFに入力されている。
示されており（例えば白土義男著「デジタルICのすべ
て」（東京電機大学出版局））、図において、ｎ個のＤ
型フリップフロップ（以下「Ｄ−FF」という）DF1〜DFn
からなるシフトレジスタ（１）の各段のＤ−EFの出力
（Ｑ）がNORゲート（２）に入力され、このNORゲート
（２）の出力は初段のＤ−FFに入力されている。
前記Ｄ−FFはすべてポジティブエッジトリガにて動作
し、リセット信号Ｒは“1"の時Ｄ−FFがリセットされ、
セット信号Ｓは“1"の時Ｄ−FFはセットされ、いずれも
クロックに関係なくダイレクトにリセット・セットされ
る。
し、リセット信号Ｒは“1"の時Ｄ−FFがリセットされ、
セット信号Ｓは“1"の時Ｄ−FFはセットされ、いずれも
クロックに関係なくダイレクトにリセット・セットされ
る。
第４図には、このｎ進カウンタのタイムチャートが示め
されている。すなわち、この回路はｎ個のＤ−FFにてシ
フトレジスタが構成され、最終段を除く（ｎ−１）個の
Ｄ−FFの出力（Q1〜Qn−１）がすべて“0"となった時
に、初段のＤ−FFのデータ入力に“1"が加わるようにす
ることによりｎ進カウンタ動作が得られる。
されている。すなわち、この回路はｎ個のＤ−FFにてシ
フトレジスタが構成され、最終段を除く（ｎ−１）個の
Ｄ−FFの出力（Q1〜Qn−１）がすべて“0"となった時
に、初段のＤ−FFのデータ入力に“1"が加わるようにす
ることによりｎ進カウンタ動作が得られる。
ここで、すべてのＤ−FFをリセット信号Ｒでリセットし
Ｑを出力を“0"とすると、NORゲート（２）の出力は
“1"となり、初段のＤ−FFのデータ入力（D1）に“1"が
加えられる。そして、この信号“1"はクロックパルスCP
が入力されるたびにその立ち上がりで順に右へシフトさ
れる。
Ｑを出力を“0"とすると、NORゲート（２）の出力は
“1"となり、初段のＤ−FFのデータ入力（D1）に“1"が
加えられる。そして、この信号“1"はクロックパルスCP
が入力されるたびにその立ち上がりで順に右へシフトさ
れる。
この場合、Ｄ−FFの各出力（Q1〜Qn−１）のいずれかが
“1"の時、NORゲート（２）の出力は“0"となるので、
いずれか１個のＤ−FFのＱ出力のみが“1"となり順次右
へシフトしていく。そして、ｎ個目のクロックパルスCP
が入ると最終段のDFnのＱ出力が“1"となり、DF1〜DFn
−１のＱ出力はすべて“0"となるので、NORゲート
（２）の出力が“1"となり、次のクロックパルスCPによ
り再び初段のＤ−FFに“1"が加えられ、以下同様の動作
が繰り返される。
“1"の時、NORゲート（２）の出力は“0"となるので、
いずれか１個のＤ−FFのＱ出力のみが“1"となり順次右
へシフトしていく。そして、ｎ個目のクロックパルスCP
が入ると最終段のDFnのＱ出力が“1"となり、DF1〜DFn
−１のＱ出力はすべて“0"となるので、NORゲート
（２）の出力が“1"となり、次のクロックパルスCPによ
り再び初段のＤ−FFに“1"が加えられ、以下同様の動作
が繰り返される。
［発明が解決しようとする問題点］ 従来の問題点 従来のｎ進カウンタは以上のように構成されているの
で、カウンタの段数ｎが大きくなった場合にはカウンタ
の段数ｎの増加に伴ってNORゲート（２）の入力数が増
加する。NORゲート（２）の入力数は有限であり、カウ
ンタの段数ｎがNORゲート（２）の入力数を超える場合
には第５図に示されるようにNORゲート（２）の前段にO
Rゲート（３）が挿入される。ORゲート（３）は複数の
Ｄ−FFの各出力を束ね、NORゲート（２）の入力数が減
少できる。この場合、カウンタの動作最少クロック周期
は、Ｄ−FFの動作最少クロック周期とNORゲート（２）
の伝搬遅延時間とを加えたものとなるが、第５図におけ
る回路では、更にORゲート（３）の伝搬遅延時間をも含
めたものとなり、段数ｎが大きくなるに伴い動作周波数
が低下するという問題があった。
で、カウンタの段数ｎが大きくなった場合にはカウンタ
の段数ｎの増加に伴ってNORゲート（２）の入力数が増
加する。NORゲート（２）の入力数は有限であり、カウ
ンタの段数ｎがNORゲート（２）の入力数を超える場合
には第５図に示されるようにNORゲート（２）の前段にO
Rゲート（３）が挿入される。ORゲート（３）は複数の
Ｄ−FFの各出力を束ね、NORゲート（２）の入力数が減
少できる。この場合、カウンタの動作最少クロック周期
は、Ｄ−FFの動作最少クロック周期とNORゲート（２）
の伝搬遅延時間とを加えたものとなるが、第５図におけ
る回路では、更にORゲート（３）の伝搬遅延時間をも含
めたものとなり、段数ｎが大きくなるに伴い動作周波数
が低下するという問題があった。
発明の目的 この発明は係る問題点を解決するためになされたもの
で、カウンタの段数ｎが増加しても高速動作が可能なカ
ウンタ回路の提供を目的とする。
で、カウンタの段数ｎが増加しても高速動作が可能なカ
ウンタ回路の提供を目的とする。
［問題点を解決するための手段及び作用］ 前記目的を達成するために、本発明はｎ個のフリップフ
ロップ回路からなるシフトレジスタと、前記各フリップ
フロップ回路の初段から（ｎ−１）段までの各出力
（）を入力するとオア回路を含み、このオア回路の出
力をワイヤードオア回路を介して前記初段のフリップフ
ロップ回路に入力することを特徴とする。
ロップ回路からなるシフトレジスタと、前記各フリップ
フロップ回路の初段から（ｎ−１）段までの各出力
（）を入力するとオア回路を含み、このオア回路の出
力をワイヤードオア回路を介して前記初段のフリップフ
ロップ回路に入力することを特徴とする。
すなわち、この発明に係るカウンタ回路は、従来例にて
示したＤ−FFの有意性を逆にし、Ｄ−FFのＱ出力“0"を
順次右にシフトすることとして、初段のＤ−FFへの入力
は（ｎ−１）個のＤ−FFの出力のOR（論理和）をとる
構成としたものである。
示したＤ−FFの有意性を逆にし、Ｄ−FFのＱ出力“0"を
順次右にシフトすることとして、初段のＤ−FFへの入力
は（ｎ−１）個のＤ−FFの出力のOR（論理和）をとる
構成としたものである。
以上により、本発明は初段のフリップフロップ回路の入
力としてワイヤードオア構成をとることができるので、
カウンタの段数ｎが増加し、ワイヤードオアゲート及び
オアゲートの２段になってもワイヤードオアゲートが単
なるスルーゲートであるから実質的にはオアゲートの１
段でオアゲートの段数が減らせる。従って、ワイヤード
オアゲートの伝搬遅延時間が実質的に加算されないの
で、カウンタ回路の動作周波数が高速化できる。
力としてワイヤードオア構成をとることができるので、
カウンタの段数ｎが増加し、ワイヤードオアゲート及び
オアゲートの２段になってもワイヤードオアゲートが単
なるスルーゲートであるから実質的にはオアゲートの１
段でオアゲートの段数が減らせる。従って、ワイヤード
オアゲートの伝搬遅延時間が実質的に加算されないの
で、カウンタ回路の動作周波数が高速化できる。
［実施例］ 以下、図面に基づき本発明の好適な実施例を説明する。
第１図には本発明に係るカウンタ回路の構成が示されて
おり、本発明の特徴的なことは、ｎ個のフリップフロッ
プ回路からなるシフトレジスタと、前記各フリップフロ
ップ回路の初段からｎ−１段までの各出力（）を入力
とするオア回路を含み、このオア回路の出力をワイヤー
ドオア回路に入力していることである。
おり、本発明の特徴的なことは、ｎ個のフリップフロッ
プ回路からなるシフトレジスタと、前記各フリップフロ
ップ回路の初段からｎ−１段までの各出力（）を入力
とするオア回路を含み、このオア回路の出力をワイヤー
ドオア回路に入力していることである。
本実施例において、ｎ個のＤ−FF（DF1〜DFn）で構成さ
れたシフトレジスタ（１）における各Ｄ−FFの出力
は、ｌ個の論理和回路を含むORゲート（３）に力されて
おり、このオアゲート（３）の出力はワイヤードOR回路
（４）に入力されている。すなわち、本実施例において
は、カウンタの段数が多い場合を想定しており、ｎ個の
Ｄ−FFの出力を１つのORゲート（３）で収容できない
場合であって、OR論理を２段以上に分けて最終段にワイ
ヤードオア回路（４）を用いている。
れたシフトレジスタ（１）における各Ｄ−FFの出力
は、ｌ個の論理和回路を含むORゲート（３）に力されて
おり、このオアゲート（３）の出力はワイヤードOR回路
（４）に入力されている。すなわち、本実施例において
は、カウンタの段数が多い場合を想定しており、ｎ個の
Ｄ−FFの出力を１つのORゲート（３）で収容できない
場合であって、OR論理を２段以上に分けて最終段にワイ
ヤードオア回路（４）を用いている。
以上の構成に係る本発明の動作を説明する。
第２図には本発明によるカウンタ回路のタイムチャート
が示されており、ここで、初期状態としてＤ−FFのＱ出
力はすべて“1"になっているものとする。
が示されており、ここで、初期状態としてＤ−FFのＱ出
力はすべて“1"になっているものとする。
この時出力はすべて“0"になっているので、初段のＤ
−FFの入力D1は“0"となっている。次にクロックパルス
CPの立上り“1"で初段のＤ−FFのQ1出力のみが“0"、
１出力が“1"となり、従って、Ｄ−FFの出力Ｑは初段の
みが“0"で残りはすべて“1"となる。更に、初段のＤ−
FFのD1入力は、初段〜（ｎ−１）段の出力のすべての
論理和をとっているので、出力がすべて“0"の時、つ
まりＱ出力がすべて“1"の時にのみ初段のＤ−FFの入力
（D1）は“0"となり、以後Ｑ出力がすべて“1"になるの
でD1入力は“1"となる。
−FFの入力D1は“0"となっている。次にクロックパルス
CPの立上り“1"で初段のＤ−FFのQ1出力のみが“0"、
１出力が“1"となり、従って、Ｄ−FFの出力Ｑは初段の
みが“0"で残りはすべて“1"となる。更に、初段のＤ−
FFのD1入力は、初段〜（ｎ−１）段の出力のすべての
論理和をとっているので、出力がすべて“0"の時、つ
まりＱ出力がすべて“1"の時にのみ初段のＤ−FFの入力
（D1）は“0"となり、以後Ｑ出力がすべて“1"になるの
でD1入力は“1"となる。
そして、次々にクロックパルスCPの立上りでＱ出力の
“0"が順次右にシフトされ、最後のＤ−FFの出力（Qn）
が“0"になった時、初段のＤ−FFの入力は“0"となり、
次のクロックパルスCPによって初段のＤ−FFのＱ出力が
“0"となり、この動作が繰り返される。
“0"が順次右にシフトされ、最後のＤ−FFの出力（Qn）
が“0"になった時、初段のＤ−FFの入力は“0"となり、
次のクロックパルスCPによって初段のＤ−FFのＱ出力が
“0"となり、この動作が繰り返される。
なお、以上の実施例では、各Ｄ−FFの出力はすべてOR
ゲート（３）を介してワイヤードオア回路（４）に入力
することとしているが、Ｄ−FFの出力のうち任意のい
くつかをワイヤードオア回路（４）に直接接続してもか
まわない。
ゲート（３）を介してワイヤードオア回路（４）に入力
することとしているが、Ｄ−FFの出力のうち任意のい
くつかをワイヤードオア回路（４）に直接接続してもか
まわない。
以上説明したように、本発明の実施例によれば、シフト
レジスタのＱ出力が“0"有意で順次右にシフトするよう
にするとともに、初段のＤ−FFへの入力をワイヤードオ
ア構成としたので、カウンタの段数が増加したとして
も、２番目以降のＤ−FFの出力から初段の入力までの伝
搬時間がほぼゲート１個分の遅延のみで動作することと
なり、高速動作を確保することができるという利点を有
する。
レジスタのＱ出力が“0"有意で順次右にシフトするよう
にするとともに、初段のＤ−FFへの入力をワイヤードオ
ア構成としたので、カウンタの段数が増加したとして
も、２番目以降のＤ−FFの出力から初段の入力までの伝
搬時間がほぼゲート１個分の遅延のみで動作することと
なり、高速動作を確保することができるという利点を有
する。
［発明の効果］ この発明は以上説明したとおり、シフトレジスタを形成
する初段のフリップフロップへの入力をワイヤードオア
構成としたことにより、カウンタの段数が増加し、ワイ
ヤードオアゲート及びオアゲートの２段になってもワイ
ヤードオアゲートが単なるスルーゲートであるから実質
的にはオアゲートの１段のオアゲートの段数が減らせ
る。従って、ワイヤードオアゲートの伝搬遅延時間が実
質的に加算されないので、カウンタ回路の動作周波数が
高速化できる。
する初段のフリップフロップへの入力をワイヤードオア
構成としたことにより、カウンタの段数が増加し、ワイ
ヤードオアゲート及びオアゲートの２段になってもワイ
ヤードオアゲートが単なるスルーゲートであるから実質
的にはオアゲートの１段のオアゲートの段数が減らせ
る。従って、ワイヤードオアゲートの伝搬遅延時間が実
質的に加算されないので、カウンタ回路の動作周波数が
高速化できる。
第１図は本発明に係るカウンタ回路の構成を示す図、第
２図はそのタイミングチャート図、第３図は従来のリン
グカウンタ回路の構成図、第４図はそのタイミングチャ
ート図、第５図は従来のリングカウンタにおいて段数が
増加した場合の構成を示す図である。 図において（１）はシフトレジスタ、（２）はNORゲー
ト、（３）はORゲート、（４）はワイヤードオア回路で
ある。 なお図中同一符号は同一又は相当部分を示す。
２図はそのタイミングチャート図、第３図は従来のリン
グカウンタ回路の構成図、第４図はそのタイミングチャ
ート図、第５図は従来のリングカウンタにおいて段数が
増加した場合の構成を示す図である。 図において（１）はシフトレジスタ、（２）はNORゲー
ト、（３）はORゲート、（４）はワイヤードオア回路で
ある。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】ｎ個の複数のフリップフロップ回路が配列
され、前記配列前段のフリップフロップ回路の出力が次
段のフリップフロップ回路の入力に接続されるシフトレ
ジスタと、 前記シフトレジスタの配列初段から（ｎ−１）段までの
フリップフロップ回路において配列順に複数のフリップ
フロップ回路毎に１個の割合で複数配置され、各々前記
複数のフリップフロップ回路の複数の反転出力が入力さ
れるオア回路と、 前記複数のオア回路の各々の出力が入力され、かつ出力
が前記シフトレジスタの初段のフリップフロップ回路の
入力されるワイヤードオア回路と、 を備えたことを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11821787A JPH0683066B2 (ja) | 1987-05-15 | 1987-05-15 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11821787A JPH0683066B2 (ja) | 1987-05-15 | 1987-05-15 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63283316A JPS63283316A (ja) | 1988-11-21 |
| JPH0683066B2 true JPH0683066B2 (ja) | 1994-10-19 |
Family
ID=14731116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11821787A Expired - Lifetime JPH0683066B2 (ja) | 1987-05-15 | 1987-05-15 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683066B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2769432B1 (fr) * | 1997-10-03 | 2000-01-28 | Thomson Csf | Diviseur de frequence a modulo variable |
| JP2007128611A (ja) * | 2005-11-04 | 2007-05-24 | Nec Electronics Corp | 半導体集積回路装置 |
| ATE554529T1 (de) * | 2007-10-16 | 2012-05-15 | Austriamicrosystems Ag | Frequenzteiler und verfahren zur frequenzteilung |
-
1987
- 1987-05-15 JP JP11821787A patent/JPH0683066B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63283316A (ja) | 1988-11-21 |
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