JPS6243568B2 - - Google Patents

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JPS6243568B2
JPS6243568B2 JP55092933A JP9293380A JPS6243568B2 JP S6243568 B2 JPS6243568 B2 JP S6243568B2 JP 55092933 A JP55092933 A JP 55092933A JP 9293380 A JP9293380 A JP 9293380A JP S6243568 B2 JPS6243568 B2 JP S6243568B2
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JP
Japan
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counter
output
frequency division
frequency divider
frequency
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Application number
JP55092933A
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English (en)
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JPS5718129A (en
Inventor
Takashi Matsura
Yoshiharu Shigeta
Hiroyuki Kikuchi
Atsushi Iwata
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NEC Corp
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Nippon Electric Co Ltd
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Publication date
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Priority to CA000381150A priority patent/CA1173917A/en
Priority to GB8120812A priority patent/GB2079999B/en
Priority to AU72632/81A priority patent/AU541058B2/en
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Publication of JPS6243568B2 publication Critical patent/JPS6243568B2/ja
Granted legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Description

【発明の詳細な説明】 この発明は高周波の信号を直接任意の整数分周
比で分周することができる分周器に関する。
従来より高周波の信号を任意の分周比で分周す
ることが可能な分周器として、しばしばパルスス
ワロー分周器と呼ばれている分周方式が採用され
ている。第１図はその分周器を示す。カウンタ１
は前置可変分周器であり、制御信号４により、２
つの分周比Ｐ又はＰ＋１の一つで動作する。カウ
ンタ１の出力はプログラムカウンタ２により整数
Ｎで分周される。カウンタ２が整数Ｎを計数する
間に、カウンタ１の出力をプリセツトされた整数
Ａ（Ｎ≧Ａ）だけ制御カウンタ３が計数すると、
カウンタ３からカウンタ１の分周比を切替える制
御信号４を発生する。
今Ｎ≧Ａとし、カウンタ１の分周数がＰ＋１の
状態より説明する。カウンタ１は入力端子７の信
号をＰ＋１分周し、その出力はカウンタ２及びカ
ウンタ３に並列に入力される。Ｎ≧Ａであるから
まず先にカウンタ３がカウントを終了する。この
時点でカウンタ３は切替制御信号４を低レベルか
ら高レベルにしてカウンタ１の分周数をＰ＋１か
らＰに切替える。Ｐに切替えた後は、制御カウン
タ３は停止してプログラムカウンタ２が残された
カウント数（Ｎ−Ａ）を計数して出力端子９へ出
力する。この出力９によりカウンタ２、カウンタ
３は設定された分周数にセツトされ、カウント開
始状態となる。同時に制御カウンタ３の出力、即
ち切替信号４は高レベルから低レベルとなり、カ
ウンタ１の分周数はＰ＋１に戻り、再び同じ動作
を繰返す。
このように構成された分周器の全体の分周比は
次式で与えられる。
ＮT＝（Ｐ＋１）Ａ＋Ｐ（Ｎ−Ａ）＝PN＋Ａ(1) 但し、Ｎ≧Ａ (2) こゝで(2)式の条件は、この分周方式の動作原理
より明らかである。又Ａ、Ｎを可変した時(1)式で
与えられる全体の分周比ＮTが連続した任意の整
数分周比を得るためには、 この場合ＮTの下限分周数ＮTｉは(3)式において
Amin＝０、Nmin＝Ｐ−１の場合であるから ＮTｉ＝PNmin＋Amin＝Ｐ（Ｐ−１） (4) となる。以上の如く、パルススワロー分周方式に
より分周比ＮTはＰ（Ｐ−１）≦ＮTなる連続した
任意の整数分周比が得られることが分る。しかし
以上の説明においては各々の分周器の素子遅延は
考慮されていない。実際に高周波動作させた場合
パルススワロー分周器が正常動作するためには、
カウンタ１の出力パルスの一周期に等しい伝達遅
延時間以内にカウンタ１の制御信号４が帰還され
る必要がある。即ち第１図の回路において、カウ
ンタ１の制御信号４に対する分周比切替時のセツ
トアツプ時間をtps、カウンタ３の伝達遅延時間
をｔA、カウンタ１の出力クロツクの周期をtcと
すれば、 tps＋ｔA＜tc (5) でなければならない。
この場合、カウンタ１の分周数Ｐを大きくする
ことにより許容ループ遅延時間tcを大とすること
ができ、これは一つの解決策となるが、(4)式で与
えられる下限分周数ＮTｉがＰ（Ｐ−１）で増加
し、分周器としての使用範囲をせばめることにな
り得策ではない。
この発明の目的はより簡単な回路構成により帰
還ループの伝達遅延時間の短縮をはかり、より高
速なパルススワロー分周器を提供するにある。
この発明の要点は帰還ループの伝達遅延時間
tps＋ｔAの短縮をはかる際に、プログラムカウン
タがＮの計数動作を実行している間であれば、ど
こで制御信号４を出力しても(1)式が成立するとい
うパルススワロー分周器の基本原理を利用したも
のである。
第２図はこの発明によるパルススワロー分周器
の一実施例を示し、この発明においては制御信号
を発生する切替制御回路６が設けられる。その他
の部分は第１図に対応するものに同一符号を付し
て示す。切替制御回路６はデータ端子Ｄ、クロツ
ク端子CP及び出力端子Ｑを備えた一般的なＤ型
フリツプフロツプであり、その機能はクロツク端
子CPに対する入力の立上りでデータ端子Ｄのデ
ータを読み込み、そのデータの内容を正論理で出
力端子Ｑより出力するものである。このフリツプ
フロツプ６のデータ端子Ｄに制御カウンタ３の出
力が供給され、クロツク端子CPにはカウンタ１
の出力が供給される。従つてカウンタ３の出力信
号はカウンタ１の出力クロツクの立上りでフリツ
プフロツプ６に読み込まれ、正論理で出力端子Ｑ
より出力され、カウンタ１に対する制御信号４と
なる。
第３図は第２図に示した分周器の動作を示すタ
イムチヤートを示し、Ｎ＝５、Ａ＝２の場合であ
り、カウンタ１の出力のＮ＋１番目の出力パルス
の立上りでカウンタ２，３はプリセツトされるが
その立上りからカウンタ３の伝達遅延時間ｔAだ
け遅れてカウンタ３の出力５は低レベルとなり、
その後のカウンタ１の出力の立上りでカウンタ３
の出力の低レベルがフリツプフロツプ６に読み込
まれるがその立上りからフリツプフロツプ６の伝
達遅延時間ｔDだけ遅れてその出力４は立下る。
説明を簡単にするため立上り、立下りの伝達遅延
時間は同一とすると、制御カウンタ３がセツトさ
れてからＡ＝２だけカウンタ１の出力８を計数す
るとｔAだけ遅れてカウンタ３の出力５は高レベ
ルになり、その直後のカウンタ１の出力８立上り
よりｔDだけ遅れてフリツプフロツプ６の出力４
は高レベルになる。
カウンタ１の出力の周期をtcとすると第３図の
タイムチヤートより、第２図に示した分周器が正
常動作するためには ｔA＜tc (6) tps＋ｔD＜tc (7) でなければならない。これと(5)式で与えられる従
来分周器の場合と比較すると、ｔAに対しては(6)
式よりtpsに相当する時間の改善があり、又、帰
還ループの伝達遅延時間は(7)式よりｔA＞ｔDなる
条件のもとで、ｔA−ｔDなる遅延時間の短縮がは
かれることになる。この場合ｔA＞ｔDなる可能性
について論ずれば一般的に複数個のカウンタによ
り構成されたカウンタ３の遅延時間ｔAに対し
て、フリツプフロツプ６の遅延時間ｔDを小さく
することは簡単である。
次にこの発明の分周器における下限分周数ＮT
ｉについて説明する。第３図より理解されるよう
にフリツプフロツプ６の出力４は、カウンタ３の
出力５に対して、カウンタ１の出力クロツク分だ
け全体的に遅れている。即ち第３図で１クロツク
分右にシフトしている。よつて(2)式に対応する条
件としては、 Ｎ≧Ａ＋１ (8) となり、又(3)式に対応する条件は となる。従つて分周比ＮTの下限分周数ＮTｉは(9)
式において、 Amin＝０、Nmin＝Ｐの場合で ＮTｉ＝PNmin＋Amin＝P2 (10) となる。従つてこの発明の分周器による下限分周
数ＮTｉは、従来分周器に比して、Ｐだけ大きく
なるが、この程度の増加は実際の場合問題となら
ない場合が多い。
なお、今までの説明においては、切替制御回路
６としてＤ型フリツプフロツプ１段使用したが、
これに相当する機能を有する他の素子を使用した
場合はもちろんのこと、更にこれらの素子をｎ段
縦続した場合においても、遅延時間を短縮できる
ことは明らかである。この場合、(8)、(9)、(10)式に
対する一般式としては となる。以上説明したようにこの発明によれば、
簡単な回路構成により、帰還ループの伝達遅延時
間の短縮がはかれ、より高速度のパルススワロー
分周器を構成できる点でその効果は大である。
【図面の簡単な説明】
第１図は従来のパルススワロー分周器の構成を
示すブロツク図、第２図はこの発明によるパルス
スワロー分周器の一例の構成を示すブロツク図、
第３図は第２図に示した分周器の動作を説明する
ためのタイムチヤートである。 １：前置可変分周器としてのカウンタ、２：プ
ログラムカウンタ、３：制御カウンタ、４：制御
信号、５：制御カウンタ出力、６：切替制御回
路、７：入力端子、８：カウンタ１出力、９：出
力端子。

Claims (1)

    【特許請求の範囲】
  1. １ 制御信号により２つの分周比Ｐ及びＰ＋１の
    うちの一つが選択されて分周動作をする第１のカ
    ウンタと、その第１のカウンタに縦続接続され、
    整数Ｎの分周比で分周する第２のカウンタと、前
    記第１のカウンタに縦続接続され、前記分周比Ｎ
    より小さい整数Ａを計数することができる第３の
    カウンタと、その第３のカウンタの出力を前記第
    １のカウンタ出力に同期した信号に変換して前記
    第１のカウンタへ前記制御信号として供給する切
    替制御回路とを具備するパルススワロー分周器。
JP9293380A 1980-07-07 1980-07-07 Pulse swallow frequency divider Granted JPS5718129A (en)

Priority Applications (5)

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JP9293380A JPS5718129A (en) 1980-07-07 1980-07-07 Pulse swallow frequency divider
US06/277,396 US4633194A (en) 1980-07-07 1981-06-25 Digital frequency divider suitable for a frequency synthesizer
CA000381150A CA1173917A (en) 1980-07-07 1981-07-06 Digital frequency divider suitable for a frequency synthesizer
GB8120812A GB2079999B (en) 1980-07-07 1981-07-06 Digital frequency divider
AU72632/81A AU541058B2 (en) 1980-07-07 1981-07-07 Digital frequency divider

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JPS5718129A JPS5718129A (en) 1982-01-29
JPS6243568B2 true JPS6243568B2 (ja) 1987-09-16

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CA (1) CA1173917A (ja)
GB (1) GB2079999B (ja)

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