JPS5844735A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5844735A JPS5844735A JP14238381A JP14238381A JPS5844735A JP S5844735 A JPS5844735 A JP S5844735A JP 14238381 A JP14238381 A JP 14238381A JP 14238381 A JP14238381 A JP 14238381A JP S5844735 A JPS5844735 A JP S5844735A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置、より詳細に述べるならば１Ｖ又
ｒｔＬｌ＊？を多結晶シリコンで埋め次絶縁層分離構造
？有する半導体装置の製造方法に関するものである。
ｒｔＬｌ＊？を多結晶シリコンで埋め次絶縁層分離構造
？有する半導体装置の製造方法に関するものである。
半導体集積回路で・−１岡−基板内に多くの能動素子お
よび受動素子を作り込んで回路機能を構成し、これら素
子同士が相互に電気的な影響を受けないように分離（ア
イソレージ璽ン）する必要がある。この分離にはＰＮ接
合分離、空気層分離、絶縁層分離やこれらの組合せによ
る分離などの方法がある。本発明に１これら分峻方法の
うちで、半導体基体に形成された■又はＵ溝内表面に絶
縁ｍｔ影形成、該絶縁膜上に多結晶シリコンを配設して
なる絶縁層分離、いわゆるＶ Ｉ Ｐ （Ｖ−ｇｒｏｏ
ｖｅＩｓｏｌａｔｉｏｎ Ｐｏ１ｙｃｒｙ９ｔａｌ Ｂ
ａｃｋｆムＩＩ ）構造を用い次半導体装置に関する。
よび受動素子を作り込んで回路機能を構成し、これら素
子同士が相互に電気的な影響を受けないように分離（ア
イソレージ璽ン）する必要がある。この分離にはＰＮ接
合分離、空気層分離、絶縁層分離やこれらの組合せによ
る分離などの方法がある。本発明に１これら分峻方法の
うちで、半導体基体に形成された■又はＵ溝内表面に絶
縁ｍｔ影形成、該絶縁膜上に多結晶シリコンを配設して
なる絶縁層分離、いわゆるＶ Ｉ Ｐ （Ｖ−ｇｒｏｏ
ｖｅＩｓｏｌａｔｉｏｎ Ｐｏ１ｙｃｒｙ９ｔａｌ Ｂ
ａｃｋｆムＩＩ ）構造を用い次半導体装置に関する。
■ＩＰ構造を有する半導体装置は次のようにして製造さ
れている（第１図ないし第６図参照）０第１図に示し虎
ように例えばＰ型を有するシリコン単結晶基板１の上に
ＮＷシリコンエピタキシャル成長層２（例えば厚さ２．
ａｐｗｌ）’ｔエピタキシャル成長装置内で形成する。
れている（第１図ないし第６図参照）０第１図に示し虎
ように例えばＰ型を有するシリコン単結晶基板１の上に
ＮＷシリコンエピタキシャル成長層２（例えば厚さ２．
ａｐｗｌ）’ｔエピタキシャル成長装置内で形成する。
そして、Ｎ型エビタ中シャル成長層２０表面に熱酸化法
又はＣＶＤ（Ｃｈｅｍｉｃｍ’ｌ Ｖａｐｏｕｒ ｉ）
＠ｐｏｓｉｔｉｏｎ ）法によって二酸化シリコン（８
４０２）膜３（例えば厚さ１５００〔人〕）を形成し、
その上にＣＶＤ法によって窒化シリコン＜５ｋｓＮａ）
膜４（例えば厚さ２０００（λ〕）を形成する。
又はＣＶＤ（Ｃｈｅｍｉｃｍ’ｌ Ｖａｐｏｕｒ ｉ）
＠ｐｏｓｉｔｉｏｎ ）法によって二酸化シリコン（８
４０２）膜３（例えば厚さ１５００〔人〕）を形成し、
その上にＣＶＤ法によって窒化シリコン＜５ｋｓＮａ）
膜４（例えば厚さ２０００（λ〕）を形成する。
８輸Ｎ４ 膜４の上にホトレジスト（図示せず）を塗
布し、所定パターンのマスク會通して露光・現儂する。
布し、所定パターンのマスク會通して露光・現儂する。
そして該ホトレジストｔマスクとしてＳ ｉ ３Ｎ、膜
４を選択エツチングする。この工ｉ！はホトエツチング
と呼ばれるものである。続いて１Ｓム０２膜５を選択エ
ツチングし、残っている８ｉ０２゛ 膜３および５
Ａ３Ｎ４膜４ｔマスクとしてエピタキシャル成長層２お
よび単結晶基板１會異方性エツチングして第２図に示し
九■溝【形成する。Ｖ溝の光電が基板１内に達するよう
Ｋ ５ｉ５Ｎ４膜４會適切な穴サイズにエツチング除去
する。ｔ＋、Ｖ溝の代ｒ）ｖｃＵ＠に等方性工、チング
にて形成することも可能でめる。
４を選択エツチングする。この工ｉ！はホトエツチング
と呼ばれるものである。続いて１Ｓム０２膜５を選択エ
ツチングし、残っている８ｉ０２゛ 膜３および５
Ａ３Ｎ４膜４ｔマスクとしてエピタキシャル成長層２お
よび単結晶基板１會異方性エツチングして第２図に示し
九■溝【形成する。Ｖ溝の光電が基板１内に達するよう
Ｋ ５ｉ５Ｎ４膜４會適切な穴サイズにエツチング除去
する。ｔ＋、Ｖ溝の代ｒ）ｖｃＵ＠に等方性工、チング
にて形成することも可能でめる。
次いで、熱酸化法によってＶ溝の表面を酸化して８１０
２膜５（例えば厚さ５０口０〔人））１第５図のように
形成する。このとき、■溝の縁にノ（−ドビークロが：
３ ｉ ５Ｎ４膜４′を押上げるように発生する。
２膜５（例えば厚さ５０口０〔人））１第５図のように
形成する。このとき、■溝の縁にノ（−ドビークロが：
３ ｉ ５Ｎ４膜４′を押上げるように発生する。
次に、多結晶（ポリ）シリコン層＠ＣＶＤ法によってＶ
ａｔ完全に埋めるように全表面上に形成する。そして、
ポリシリコン層を８１３Ｎ４膜４ｔでラッピングして■
溝内−のみポリシリコン７（褐４図）會残す。
ａｔ完全に埋めるように全表面上に形成する。そして、
ポリシリコン層を８１３Ｎ４膜４ｔでラッピングして■
溝内−のみポリシリコン７（褐４図）會残す。
次いで、ポリシリコン７０表面部分を熱酸化して厚いｓ
ｉ０２膜８（例えば厚さ８０００（人〕）を第５図の
ように形成する。このとき、先に生じたバードビークが
さらに大きなバードビーク９となってしまう。
ｉ０２膜８（例えば厚さ８０００（人〕）を第５図の
ように形成する。このとき、先に生じたバードビークが
さらに大きなバードビーク９となってしまう。
そして、５１３Ｎａ膜４會エツチング除去しく第６図〕
、アイソレージ冒ン領域によってエビタ中シャル層２ｔ
Ｃｕｉｉｉ定きれ九票子形成領域内に所定のトランジス
タ、抵抗などの素子（図示せず）管形成して半導体装Ｗ
／１（ＩＣ，Ｌ８Ｉ’等）ｋ完成させる。
、アイソレージ冒ン領域によってエビタ中シャル層２ｔ
Ｃｕｉｉｉ定きれ九票子形成領域内に所定のトランジス
タ、抵抗などの素子（図示せず）管形成して半導体装Ｗ
／１（ＩＣ，Ｌ８Ｉ’等）ｋ完成させる。
上述した従来工程で半導体装置を製造すると、バードビ
ークが２ｆの酸化膜１！によって比較的大きく（１ない
し１．５〔２ｍ３幅）なって集積回路の集積化を図るに
は妨げとなるむだな領域が出来てしまう。
ークが２ｆの酸化膜１！によって比較的大きく（１ない
し１．５〔２ｍ３幅）なって集積回路の集積化を図るに
は妨げとなるむだな領域が出来てしまう。
本発明の目的は、住じるバードビークｔより小゛さく抑
えて集積度を高めることである。
えて集積度を高めることである。
本発明の別の目的は、絶縁層分離構造を形成する際にバ
ードビークを小さくすることのできる半導体装置の製造
方法を提供することである。
ードビークを小さくすることのできる半導体装置の製造
方法を提供することである。
上述の目的に、半導体装置の絶縁層分離が工程（７１〜
（，６： ｅＦ’ｌシリコン単結晶基板上にシリコンエ
ビタ呼シャル成長層を形成する工程；０）選択エツチン
グによってシリコン単結晶基板に達する■又はＵｉｌｌ
ｌｋ形収する工程：（１５）Ｖ又σＵ壽の表面部分を酸
什ルて５ｉ０２膜ｒ形成する工程：に）■又はＵ溝内ポ
リシリコンにより埋める工程；および（９）溝内ポリシ
リコンの表面部分を酸化する工程；によって達成されて
いる半導体装置の製造方法におい′て、前述のＶ又ｒｔ
Ｕ＃Ｉ形成工程の後に、この■又はＵ溝の表、＃ｉＪ上
にポリシリコン膜を形成し、次にこのポリシリコン膜と
その下のエピタキシャル成長層あ・よび単結晶基板のａ
ｒｋＪ部分とｔ酸化して前述の酸化膜管形成することを
特徴とする半導体装置の製造方法によって達成される。
（，６： ｅＦ’ｌシリコン単結晶基板上にシリコンエ
ビタ呼シャル成長層を形成する工程；０）選択エツチン
グによってシリコン単結晶基板に達する■又はＵｉｌｌ
ｌｋ形収する工程：（１５）Ｖ又σＵ壽の表面部分を酸
什ルて５ｉ０２膜ｒ形成する工程：に）■又はＵ溝内ポ
リシリコンにより埋める工程；および（９）溝内ポリシ
リコンの表面部分を酸化する工程；によって達成されて
いる半導体装置の製造方法におい′て、前述のＶ又ｒｔ
Ｕ＃Ｉ形成工程の後に、この■又はＵ溝の表、＃ｉＪ上
にポリシリコン膜を形成し、次にこのポリシリコン膜と
その下のエピタキシャル成長層あ・よび単結晶基板のａ
ｒｋＪ部分とｔ酸化して前述の酸化膜管形成することを
特徴とする半導体装置の製造方法によって達成される。
■父はＵ＃表面上のポリシリコン膜とその下のシリコン
溝表［ｆｉＯ１分とを酸化して形成した５１０２膜は従
来工程の溝表面部の酸化によって形成した５ｉ０２膜に
対応するわけであり、従来よりも溝表面部分のエピタキ
シャル成長層および単結晶基板のν化される厚さか本発
明の方法では薄いのでＩ（−ドビークの発生が小さくて
すむ。例えば、８１０２膜の厚さｌ５ｏｏｏ人にする場
合に、従来方赫ではエピタキシャル成長を曽および基板
の溝表面部分の酸化すべき厚さは２５００人であるが、
本発明方法ではポリシリコン膜１２ｏｏｏ人厚さとして
成長層および基板の酸化すべき厚さ６７５００人となる
。
溝表［ｆｉＯ１分とを酸化して形成した５１０２膜は従
来工程の溝表面部の酸化によって形成した５ｉ０２膜に
対応するわけであり、従来よりも溝表面部分のエピタキ
シャル成長層および単結晶基板のν化される厚さか本発
明の方法では薄いのでＩ（−ドビークの発生が小さくて
すむ。例えば、８１０２膜の厚さｌ５ｏｏｏ人にする場
合に、従来方赫ではエピタキシャル成長を曽および基板
の溝表面部分の酸化すべき厚さは２５００人であるが、
本発明方法ではポリシリコン膜１２ｏｏｏ人厚さとして
成長層および基板の酸化すべき厚さ６７５００人となる
。
以下、本発明に係る半導体装置の製造方法を添付図面を
参照して詳細に説明−する− 例えばＰ型のシリコン単結晶基板上ＫＮ型シリコンエピ
タキシャル成長層％５ｉ０２ＪＩおよびＳム、Ｎ４ 膜
を順次形成し、ホトエツチング法によってＳｉ３Ｎ４
膜と５ｉ０２膜を選択エツチングし、そしてこれらの絶
縁膜をマスクとしてＮｆｉエピタキシャル成長層表面か
らＰ戯半導体基板に到達するＶ溝又はＵ＃ｌ４ｐｔ第２
囚のようにエツチング形成することは既に説明した従来
工程と同じである。
参照して詳細に説明−する− 例えばＰ型のシリコン単結晶基板上ＫＮ型シリコンエピ
タキシャル成長層％５ｉ０２ＪＩおよびＳム、Ｎ４ 膜
を順次形成し、ホトエツチング法によってＳｉ３Ｎ４
膜と５ｉ０２膜を選択エツチングし、そしてこれらの絶
縁膜をマスクとしてＮｆｉエピタキシャル成長層表面か
らＰ戯半導体基板に到達するＶ溝又はＵ＃ｌ４ｐｔ第２
囚のようにエツチング形成することは既に説明した従来
工程と同じである。
本発明によれば、■溝形成後に、第７図に示すようにポ
リシリコン膜１１（例えば厚さ２０００（Ａ〕）ｔｃＶ
Ｄ法によって単結晶基＆１とエピタキシャル成長層２と
に設けた■溝の表面を含めた全面に形成する。
リシリコン膜１１（例えば厚さ２０００（Ａ〕）ｔｃＶ
Ｄ法によって単結晶基＆１とエピタキシャル成長層２と
に設けた■溝の表面を含めた全面に形成する。
次いで、熱酸化によってポリシリコン膜１１を全て酸化
するだけでなくこのポリシリコン膜１１Ｑ、−下にある
エピタキシャル成長層の表面および単結晶基ｌ＆ｉ表面
も一部（例えば厚さ５００〔人〕）酸化して、＠８図に
示すように８４０２膜１２（厚さ５ｏｏｏ（人〕）音形
成する。この熱酸化処理におい′″ｔ［、ｙｔ’ｌシリ
コン膜１１の被酸化速廖が大きなため、酸化処理時間に
短くて済みＶ溝の轍に発生するバードビークの発生量は
少ない。
するだけでなくこのポリシリコン膜１１Ｑ、−下にある
エピタキシャル成長層の表面および単結晶基ｌ＆ｉ表面
も一部（例えば厚さ５００〔人〕）酸化して、＠８図に
示すように８４０２膜１２（厚さ５ｏｏｏ（人〕）音形
成する。この熱酸化処理におい′″ｔ［、ｙｔ’ｌシリ
コン膜１１の被酸化速廖が大きなため、酸化処理時間に
短くて済みＶ溝の轍に発生するバードビークの発生量は
少ない。
次に〜従来工程と同じようにポリシリラン層ｔＣＶＤ法
によってＶ＃を完全に埋めるように全表面上に形成する
。そして、ポリシリコン層ｔ８ｉ５Ｎａ 膜４までラフ
ピングして■溝内にのみポリシリコン１３ｉ残す（第９
図）。
によってＶ＃を完全に埋めるように全表面上に形成する
。そして、ポリシリコン層ｔ８ｉ５Ｎａ 膜４までラフ
ピングして■溝内にのみポリシリコン１３ｉ残す（第９
図）。
次いで、■溝内のポリシリコン１５０表面部分を熱酸化
して厚い５ｉｕｚ膜１４（例えば厚さ８０００ （Ａ）
） ｋ第１０図のように形成する。この５１０２膜１４
は、￥５図の８１０２膜８に相当するものである。この
とき、ポリシリコン１３は・被酸什速饗が大きなため、
比較的短時間の酸化処理で所望の酸化か行なえ、バード
ビークはほとんど成長することなく大きなバードビーク
は発生しない。
して厚い５ｉｕｚ膜１４（例えば厚さ８０００ （Ａ）
） ｋ第１０図のように形成する。この５１０２膜１４
は、￥５図の８１０２膜８に相当するものである。この
とき、ポリシリコン１３は・被酸什速饗が大きなため、
比較的短時間の酸化処理で所望の酸化か行なえ、バード
ビークはほとんど成長することなく大きなバードビーク
は発生しない。
しがる後、、 ５ｉ５Ｎ４膜４ｔエツチング除去しく第
１１図）、アイソレージ冒ン領域によってエピタキシャ
ル４２に画定され九素子形成領域内に回路素子會公知の
方法で形成して半導体装置會完成させる。
１１図）、アイソレージ冒ン領域によってエピタキシャ
ル４２に画定され九素子形成領域内に回路素子會公知の
方法で形成して半導体装置會完成させる。
第１１図から明らかなように本発明の方法に従って製造
するとバードビークは従来と比較してかなり小さい、シ
喪がって、バードビークのためにむだな領域となる面積
が従来よりも少なくなるので、集積度の向上が可能とな
る。
するとバードビークは従来と比較してかなり小さい、シ
喪がって、バードビークのためにむだな領域となる面積
が従来よりも少なくなるので、集積度の向上が可能とな
る。
第１図ないし第６図は、従来方法による半導体装置製造
工程を説明する半導体装置の部分断面図であり、および
第７図ないし＃！１１図に本発ψ」の方法による半導体
装置製造工程を説明する半導体装置の部分断面図である
。 １−０・シリコン単結晶基板、 ２＠・・・シリコン
エビタ欅シャル成長層、 ３・・Ｏ・８ｊＯｚｌ［，
４・・・・Ｓ轟ｓＮ４ 膜、 ５・・・・８ ｉ０２
膜、６ ９・ｏＩ＋ バードビーク、 ７・０・ ホ
′リシリコン、 ８＠＠１１１１犀い５ｉ０２膜、
１１１１＠＠＠ ポリシリコン膜、 １２・・・・
ｂ鳳０２ＨＡｓ ”・・・・ ポリシリコン、
１４・・・・犀い８１０２膜。 特許出願人 富士通株式会社 特許出願代理人 弁理士 育 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 ビ 回 ロ ー へ の鰺
粉 瀞 巨 ｒ−区 一、Ｔ −０ 軒 乏 粉 ６ 区 の ■ ト 娘 粉 紐 〇− 耘
工程を説明する半導体装置の部分断面図であり、および
第７図ないし＃！１１図に本発ψ」の方法による半導体
装置製造工程を説明する半導体装置の部分断面図である
。 １−０・シリコン単結晶基板、 ２＠・・・シリコン
エビタ欅シャル成長層、 ３・・Ｏ・８ｊＯｚｌ［，
４・・・・Ｓ轟ｓＮ４ 膜、 ５・・・・８ ｉ０２
膜、６ ９・ｏＩ＋ バードビーク、 ７・０・ ホ
′リシリコン、 ８＠＠１１１１犀い５ｉ０２膜、
１１１１＠＠＠ ポリシリコン膜、 １２・・・・
ｂ鳳０２ＨＡｓ ”・・・・ ポリシリコン、
１４・・・・犀い８１０２膜。 特許出願人 富士通株式会社 特許出願代理人 弁理士 育 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 ビ 回 ロ ー へ の鰺
粉 瀞 巨 ｒ−区 一、Ｔ −０ 軒 乏 粉 ６ 区 の ■ ト 娘 粉 紐 〇− 耘
Claims (1)
- 【特許請求の範囲】 半導体装置の絶縁層分離が下記工！！φ〜（示：（７）
シリコン単結晶基板上にシリコンエピタキシャル成長
層を形成する工程； （１）選択エツチングによって前記シリコン単結晶基板
に達するＶ又はＵ＃に形成する工程：（ｆＡ 前記Ｖ
又はＵ溝の表面部分を酸化して酸化膜音形成する工程； に）前記■又はＵ溝を多結晶シリコンにより埋める工程
； および （４）帥記−門の多結晶シリコンの表面部分を酸化する
工ｌ！： によって達成されている半導体装置の製造方法において
、前記Ｖ又はＵ＠形成工程の後に、との■又はＵ溝の表
面上に多結晶シリコン膜ｒ形成し、次にこの多結晶シリ
コン膜とその下の帥記エピタキシャル取長層および単結
晶基板の表面部分とｔ酸化して前記酸化膜を形成する工
程を有することｔ％徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14238381A JPS5844735A (ja) | 1981-09-11 | 1981-09-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14238381A JPS5844735A (ja) | 1981-09-11 | 1981-09-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844735A true JPS5844735A (ja) | 1983-03-15 |
| JPS6359538B2 JPS6359538B2 (ja) | 1988-11-21 |
Family
ID=15314082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14238381A Granted JPS5844735A (ja) | 1981-09-11 | 1981-09-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844735A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4611386A (en) * | 1982-12-27 | 1986-09-16 | Fujitsu Limited | Method of producing a semiconductor device |
| EP0245622A2 (en) * | 1986-05-12 | 1987-11-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
| EP0278159A2 (en) * | 1986-11-19 | 1988-08-17 | Plessey Overseas Limited | Method of manufacturing a semiconductor device comprising an isolation structure |
| US5897360A (en) * | 1996-10-21 | 1999-04-27 | Nec Corporation | Manufacturing method of semiconductor integrated circuit |
| KR100256813B1 (ko) * | 1993-12-28 | 2000-05-15 | 김영환 | 반도체소자의 소자분리방법 |
| JP2005051225A (ja) * | 2003-07-10 | 2005-02-24 | Internatl Rectifier Corp | 半導体装置のための、ＳｉまたはＳｉＣ上に厚い酸化物を形成する方法 |
-
1981
- 1981-09-11 JP JP14238381A patent/JPS5844735A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4611386A (en) * | 1982-12-27 | 1986-09-16 | Fujitsu Limited | Method of producing a semiconductor device |
| EP0245622A2 (en) * | 1986-05-12 | 1987-11-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
| EP0278159A2 (en) * | 1986-11-19 | 1988-08-17 | Plessey Overseas Limited | Method of manufacturing a semiconductor device comprising an isolation structure |
| EP0278159A3 (en) * | 1986-11-19 | 1990-03-14 | Plessey Overseas Limited | Method of manufacturing a semiconductor device comprising an isolation structure |
| KR100256813B1 (ko) * | 1993-12-28 | 2000-05-15 | 김영환 | 반도체소자의 소자분리방법 |
| US5897360A (en) * | 1996-10-21 | 1999-04-27 | Nec Corporation | Manufacturing method of semiconductor integrated circuit |
| JP2005051225A (ja) * | 2003-07-10 | 2005-02-24 | Internatl Rectifier Corp | 半導体装置のための、ＳｉまたはＳｉＣ上に厚い酸化物を形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359538B2 (ja) | 1988-11-21 |
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