JPS59111514A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、外部電源電圧を半導体集積回路チップ内で電
圧リミッタを通して降下させ、その電圧をチップ内の微
細トランジスタに印加するための電圧リミッタに関する
ものである。

〔従来技術〕

バイポーラあるいはＭＯＳ）ランジスタなどの素子微細
化に伴う素子耐圧低下によって、集積回路の動作電圧は
それにみあって低下させざるを得なくなってきている。

しかしユーザからみると、使い易い５■単一電源が望ま
しい。このような集積回路メーカとユーザの異なる要請
に応える手段として、外部電源電圧Ｖｃｃをチップ内で
降下させて、その降下させた電圧ＶＬで微細素子を動作
させることが考えられる。

第１図はその一実施例で、たとえば入出力インタ−７エ
ース回路を含むチップ１０全体の回路Ａ′を、電圧リミ
ッタ１３で降下させた内部電源電圧ＶＬで動作させる例
である。同、本例では、チップ全体がほぼ同一寸法の素
子で構成できる。

第２図は、特願昭５６−５７１４３号で先に出願したも
ので、チップ１０の実質的集積密度を決定する回路Ａに
は微細素子を用い、外部電源電圧Ｖｃｃを電圧リミッタ
１３によシ降下させた電圧ＶＬで動作させた例である。

一方集積密度にそれほど寄与しないたとえば入出力イン
ターフェースを含む駆動回路Ｂには比較的大きな寸法の
素子を用いて、それにＶｃｃを印加させて動作させる例
である。

これによってチップ外部からみてＶｃｃで動作する高集
積回路（以下ＬＳＩ）が可能と々る。尚、Ａ。

Ａ′、Ｂの回路は、バイポーラトランジスタおるいはＣ
−ＭＯＳやＮ−ＭＯＳなどのＭＯＳ）ランジスタのいず
れで構成されていてもよい。またこれら２種類のトラン
ジスタが混在していてもよい。

また通常動作点のＶｃｃとして必ずしも５■にこだワル
必要ハナく、Ｖ（！（！＝３．５Ｖ、Ｖｌ、＝２．５Ｖ
などというように設計の都合によって任意に設定できる
ことは明らかである。

ここでチップとは、メモＩＪ　Ｌ　Ｓ　Ｉ　、論理ＬＳ
Ｉ。

るるいはその他のＬＳＩが作りつけられた素片を示す。

すなわちメモＩＪ　Ｌ　Ｓ　Ｉでは、回路Ａはメモリア
レーならびにその関連回路を、また論理ＬＳＩでハ、り
とえばマイクロコンピュータのように各種ＲＯＭあるい
はＲＡＭの領域のようにある種のセルの繰シ返しで構成
される領域などを示す。

上記の如き電圧リミッタ方式において、電圧リミッタ回
路の具体例が、特願昭５６−５７１４３号あるいは特願
昭５６−１６８６９８号に記載されている。しかし電圧
リミッタからみた負荷の性質ならびに、素子破壊を防止
する電圧条件ならびにエージング電圧条件と通常の動作
電圧条件との関係、消費電力などを考慮した具体例とい
う意味では不十分であった。

〔発明の目的〕

本発明の目的は、このような電圧リミッタ方式において
、実用的なリミッタ回路の具体例ならびにその応用例を
提供することにある。

〔発明の概要〕

本発明は外部印加電源電圧をチップ内でよシ低電圧に降
下させる手段をもち、その降下させた電圧を基準にして
、チップ内の少なくとも一部の回路が動作する半導体集
積回路に特徴があシ、よシ具体的には整流特性をもつ素
子を含む回路の出力電圧が外部印加電源電圧依存性をも
ち、該出力電圧に応答する素子によって、降下させる電
圧が制御されることを特長とする。

〔発明の実施例〕

まず、ｖｃｃに対して各種のＶＬ特性をもたせる電圧リ
ミッタ回路形式とそれらの具体例を述べ、次に電圧リミ
ッタへの給電法ならびに大きな負荷を駆動するのに好適
な電圧リミッタ用バッファ回路について具体的実施例を
述べる。

第３図〜第６図は、電圧リミッタ回路の基本概念を示し
たものである。すなわち第３図は、たとえばすでに出願
した特願昭５６−１６８６９８号の第１４図のＲ３を可
変にし、かつ出力電圧ＶＬが人力される負荷に対する電
流駆動能力を高めるために、トランジスタＱを用いたも
のである。ここでトランジスタＱの制御端子電圧Ｖｏは
、外部電源電圧Ｖｃｃの変化に対して変化する特性をも
ち、これは回路ＲＥＦの出力電圧である・すなわち）第
４図のように、ＶＣＣをＯｖから徐々に増大させていっ
た場合、あるＶｃｃの点ＶｐでＶａがトランジスタＱを
オンにするものとする。この７１以上のＶｃｃでは、Ｑ
は常にオンになるから、基本回路ＢＬ全全体実効的イン
ピーダンスは低下し、したがって実効的インピーダンス
Ｒとの比が変化し、第４図のようにＶｐ以上のＶＣＣで
傾斜の異々る直線となる。ここでＶａは、７１以上のＶ
ｃｃで０■から急激にある電圧に立ち上がる例を第４図
で示したが、ＶｃＣがＯｖから変化させた場合に、ｖＧ
はＯｖから徐々に上昇し、７２点でトランジスタＱをオ
ンにする電圧レベルになる特性でもよい。

ＶｏがあるＶｃｃ電圧以上で急激に立ち上がる例は、特
願昭５６−１６８６９８号に示したように整流特性をも
つ素子の縦続接続で回路ＲＥＦを実現できる。また徐々
に立ち上がる例は、単純な抵抗分割回路で回路ＲＥＦを
実現できる。尚、第４図ＶＬのＶｃＣに対する係数は、
ＲとトランジスタＱの設計によって任意に変えられる。

第５図は、第３図と同じ基本回路ＢＬを用いた他の実施
例である。第３図が、ＶＣＣ側からＶ、をとり出すのに
対して、アース側からＶｔ、をとシ出した例である。回
路ＲＥＦ’からの出力電圧Ｖｏの特性が、７２以上のＶ
ｃｃでトランジスタＱがオンとなるようにしておけば、
基本回路ＢＬ全全体実効的インピーダンスと、実効的イ
ンピーダンスＲによってＶＬは決牽されるから、ＶＬは
第６図のようになる。

尚、第３図、第５図はトランジスタとしてＭＯＳを例に
とったが、バイポーラトランジスタでもさしつかえない
。特に第１図、第２図の例で、チップ全体がＭＯＳで構
成される場合には、第３図。

第５図は一般にＭＯＳ）ランジスタで構成した方が設計
しやすく、チップ全体がバイポーラトランジスタの場合
にはバイポーラトランジスタで構成した方がよい。しか
し場合によっては、チップがＭＯＳ）ランジスタとバイ
ポーラトランジスタで構成される場合がある。この場合
には、用途に応じて、第３図、第５図の回路にはＭＯＳ
）ランジスタ、バイポーラトランジスタあるいはそれら
の混在形を使えることは明らかである。また回路ＲＥＦ
の特性例として、第４図、第６図をあげたが、特にこの
例に限定されることはなく、ＶＬ設計の目的に応じて、
回路ＲＥＦの特性を定めればよい。またＶｐ以上のＶｃ
ｃで、ＶＬのＶｃｃに対する変化率（係数）を変える目
的は、特願昭５６−１６８６９８号にも明らかなように
、リミッタ回路の負荷となる、あるいはＶＬが印加され
る微細素子を過大電圧から保護することにある。この場
合の問題点は、通常の動作電圧（ノミナル電圧）Ｖｃｃ
と、たとえば電圧マージン測定時に印加できる許容最大
電圧Ｖｃｃを、ＶＰに対してどのような位置関係で決め
るかである。これについては、たとえば第４図では、通
常の動作点Ｖｃ　ｃ　ｔ−Ｖ　ｐ以下に、また電圧マー
ジン測定時の許容電圧ＶｃｃをＶｐ以上に設定すること
もできる。これによってＶＬはＶｃｃに一致するので、
通常の動作条件では比較的高い動作電圧で第１図、第２
図の回路Ａ。

Ａ’　、Ｂが設計できるので、設計が容易である。

またＶＬの変化率が小になった分だけ微細素子が保護さ
れる結果、マージン測定時の許容電圧Ｖｃｃを大きな値
にとれる。しかし場合によっては通常動作電圧Ｖｃｃを
Ｖｐ以上に設定することも可能である。この場合、回路
によっては、ＶＬのＶｃｃに対する変化が少ないために
、外部電源Ｖｃｃが変化しても、より安定に動作する回
路設計が可能となる。なお第６図の例では、通常の動作
点をＶｐ以上に設定せざるを得ないことは明らかである
。

次に第３図を例に、第３図の回路を基本にしてＶＬのＶ
ｃｃに対する特性を種々変化させた実施例を述べる。第
７図、第８図は、第３図の回路の実効的インピーダンス
Ｒに並列に基本回路ＢＬをに個接続した例である。ただ
しＶｐ６でＢＬａがまずオンし、次にＶｐｌでＢ　Ｌ　
ｒがオンし、最後にＶｐｈでＢ　Ｌ　ｋがオンするとい
うように各ＢＬ内の回路孔ＥＦが設定されている。また
それぞれの■ものＶＣＣに対する変化係数が変えられる
ように各ＢＬ内のトランジスタが設計されている。Ｖｃ
ｃが犬になるにつれてＲに対して並列にインピーダンス
が次々に加わることになるので、ＶＬの全体特性はＶｐ
６以上のＶｃｃで凹形になる。本回路は、特願昭５６−
１６８６９８号第１７図において、エージング時にスイ
ッチを用いてＲに並列にインピーダンスを挿入してＶＬ
のＶＣＣに対する係数を大にする例の具体的でかつ一般
的な実施例ともいえる。ただし本実施例では、それぞれ
異なるＶＰでＶＬの変化係数を異ならしめている点に特
長がある。本回路は、通常動作時の動作の安定度ならび
に第２図の方式における効果的なエーシングという点で
実用的な回路である。例えば通常めｖｃｃ動作点を、安
定動作せしめるためにＶｃｃに対してできるだけＶＬ、
が変化しないすなわち変化係数が小さい点に設定し、エ
ージング時には、特願昭５６−１６８６９８号で述べら
れているように、大きな寸法のトランジスタと小さな寸
法のトランジスタのストレス電圧条件をほぼ等しくする
ように、変化係数の大きい点に設定する。たとえば、第
７図において、ＢＬｏとＢＬｌのみを使用した場合、第
８図において、Ｖｐｏ（たとえば２〜３ｖ）とＶｐｌ（
たとえば６Ｖ）の間では変化係数を小さくし、この間に
Ｖｃｃに関しての通常動作点（たとえば５Ｖ）を設定し
、一方■ｐ１とＶＰ２（たとえば７〜９■）の間では変
化係数を犬にして、この間にエージング動作点（たとえ
ばＶｃｃ　＝　８　Ｖ　）を設定すればよい。同、設計
の目的によってはＢ　Ｌ　２　、　Ｂ　Ｌ３と多数用い
て、任意のＶｃｃ点に動作電圧点とエージングミ圧点を
設定できることは明らかである。

また多数のＢＬを用いることによって、７６％性をＶｃ
ｃに対してより滑らかにすることもできるために内部回
路の動作がよ多安定にできる。さらには、エージング時
にＶｃｃ電圧が高いので、電圧リミッタ回路自身を高耐
圧トランジスタで構成することも有効である。このため
には、たとえば第２図の方式で、電圧リミッタ回路を大
きい寸法のトランジスタで構成すればよい。

第９図、第１０図は、基本回路ＢＬをアース側に並列に
接続した例である。前述したように各ＢＬを設計すれば
、ＶＬの全体特性はＶｃｃに対して凸形にできる。この
特性は、たとえば第１図の方式において、回路Ａ′を過
大ＶＬ電圧から保護するのに有効である。これによって
チップ全体のｖｃｃ電圧マージンを測定する場合、微細
素子を破壊することなく、十分高いＶｃｃを印加できる
利点がある。

尚、用途によっては、第７図、第９図を混在させること
もできる。たとえば通常動作点は変化係（１１） 数の少ない点に設定し、エージング時には変化係数の大
きい点に設定する。これらは第７図の回路のＢ　Ｌ　ｏ
とＢＬｌで実現する。さらにこのエージング条件のＶｃ
ｃ以上で、素子の永久破壊を防ぐために、再び変化係数
を少なくするために、第９図の回路形式のように、他の
ＢＬｆ：ＢＬｏと並列に動作するように接続する。こう
することによってエージング条件のＶｃｃ以上でも素子
が破壊しにくい回路が設計できることになる。

第１１図、第１２図は、第３図の回路に並列に基本回路
ＢＬ’を接続することによって、あるＶｃｃ電圧ＶＩＰ
以上で、ＶＬの変化率を角にしたものである。すなわち
Ｖｃｃを増加させていくと、まずＢＬ内の回路ＲＥＦの
出力電圧ＶＧがＶｐ以上でトランジスタＱがオンとなり
Ｖｃｃに対するＶＬの傾斜は減少する。次にあるＶｃｃ
すなわち■６で、ＢＬ’内のトランジスタＱ′がオンに
なるようにＲＥＦ’を設計しておき、かつＱ′のコンダ
クタンスが、Ｑのコンダクタンスよりも十分大きく設計
しておけば、トランジスタＱ′の導通後のＶＬ（１２） 特性は、ＢＬ′の特性で支配され、ＶＬは第１２図のよ
うに負の傾斜となる。

本回路の特長は、微細素子の破壊電圧以下に上記のＶＬ
降下点を設定しておけば、Ｖｃｃを十分昇圧しても、微
細素子は破壊から完全に保護されることである。前述し
たように第７図のＢＬｏとＢ　Ｌ　Ｉを用いた回路にお
いて、エージング時のＶＬに対応したＶｃｃ以上のＶｃ
ｃ領域で、本回路が作動するように設計すれば、エージ
ング条件以上にＶｃｃが上昇しても素子破壊が防げるの
で、特に効果的であることは明らかである。

冑、第５図においても、第３図の例と同様に、ＢＬを並
列接続することによって任意のＶＬ特性が得られること
は明らかである。

以上電圧リミッタ回路の概念例を述べてきたが、以下で
はこれらの概念に基づいた具体的回路例について述べる
。

第１３図は、バイポーラトランジスタを用いた第３図の
実施例である。ＣＶＲは定電圧回路であシ、その両端子
電圧はｖｃｃとは無関係にほぼ一定（１３） となるような、例えばツェナーダイオードあるいは通常
のダイオードの縦続接続されたものである。

（８）は、よく知られている定電圧回路である。これに
ついては、電波科学１９８２年、２月号、　Ｐ、１１１
あるいは、Ｔｒａｎｓｉｓｔｏｒ　Ｃ１ｒｃｕｉｔ　Ａ
ｎａｌｙｓｉｓ。

Ｊｏｙｃｅ　ａｎｄ　Ｃ１ａｒｋｅ著、　Ａｄｄｉｓｏ
ｎ−Ｗｅｓｌｅｙｐｕｂｌｉｓｈｉｎｇ　Ｃｏｍｐａｎ
ｙ＋　Ｉｎｅ、、Ｐ、　２０７に詳しい。しかしこのま
までは、ＶＬは定電圧なので、エージング実施時などに
は不都合である。そこでこの欠点を解決したのが（Ｂ）
である。ＣＶＦＬと抵抗ｒが直列接続されているために
、（０に示すように、ＶＬはＶｃ　ｃに対して傾斜をも
つようになる。

第１４図は他の実施例である。（６）は、周知のエミッ
タフォロアを用いた定電圧電源回路であり、やはＦ）　
Ｖ　Ｌは定電圧なので、■ではその解決策として抵抗ｒ
を使用している。これによって０のような特性となる。

これら第１３図、第１４図の例は、特に第１図のような
方式に好適である。すなわち第１図において、入出力イ
ンターフェース関連回路には、通（１４） 常大きな電流が流れるだめ、それにみあって電圧リミッ
タにも大きな電流駆動能力が要求される。

これにはバイポーラトランジスタで構成された電圧リミ
ッタが適することは明らかである。

次に第３図、第７図、第９図、第１１図をもとに、゛電
圧リミッタをＭＯＳトランジスタで構成した具体例を述
べる。

第１５図は、ＶＬとしである特定の電圧７０以上のｖｃ
ｃで傾斜ｍの特性をもだせた第４図の具体的特性例であ
る。■。以上の電圧でＶＬの変化が少なくなるため、そ
の分だけ微細素子の破壊がおこシにくくなる。

なお、■。以下のＶｃｃでＶ　Ｌ　＝　Ｖｃｃとしてい
るのは以下の理由による。一般にＭＯ８Ｔは動作電圧が
低くなるにつれてトランジスタのしきい値電圧降下によ
って速度が劣化する。これを防ぐためには・■。以下の
Ｖｃｃのような低電圧側でできるだけ高い電圧にするこ
とが望ましい。すなわちＶｃｃであることが望ましい。

第１６図は、そのだめの具体的な回路の実施例（１５） で第３図の具体例に相当する。

本回路の特徴は、出力電圧Ｖ＋、がＭＯＳ）ランジスタ
Ｑ、とＱｔのコンダクタンスの比で決まシ、ＭＯＳ）ラ
ンジスタＱｔのコンダクタンスがＶＬで制御されること
にある。

本回路では、制御開始電圧Ｖ、ならびに傾斜ｍは、Ｑ、
のゲート電圧ＶｏをＶｃ　ｃ　＋　Ｖｔ　ｈ　（０）　
（Ｖｔ　ｈ（ｏ）は、ＭＯ８ＴＱ、のしきい値電圧）と
すれば、■。＝ΣＶ　ｔ　ｈ（ｉ）　＋　Ｖ口（３）１
＋１ ｍ　−（１＋ヤ１石炉ンく靴司］−１ と表わされる。ここで、β（０）、β（イ）は、Ｑ、。

Ｑｔのチャネルコンダクタンス、　Ｖｔｂ（ｉ）　（ｉ
＝１〜ｎ　）　、　Ｖ　ｔｈ（４は、ＭＯＳ）ランジス
タＱ、（ｉ−１〜’）、Ｑｚのしきい値電圧、ｎはＱ、
の段数である。

したがって、■。９ｍは、ｎ　、　Ｖ　ｔｈ（ｉ）　、
　、Ｖ　ｔｈ（４゜β（４／β（０）によって任意にか
えることができる。

また■。以下の場合はＶＬ＝ＶＣＣとするのが望ましい
ことを前に述べたが、■。−以下では、Ｑｔが（１６） オフだからＶｂはｖ、ヤ決まる。したがって、このため
にはＱ、のＶａはＶｃ　ａ　＋■ｔ　ｈ（０）以上の高
い電圧でなければならない。

同、計算を単純化し、説明を見通しよくするために、第
１６図は実際の回路とは多少異なる。すなわち実用的回
路としては、後述の第２７図のように、縦続接続された
トランジスタのｎ番目に、さらに同様な結線のトランジ
スタをアースとの間に接続する必要がある。すなわちア
ースに向って一種のダイオード接続することになる。こ
れはＶｃｃを高い電圧側から低い電圧側へ可変にした場
合に縦続接続されたトランジスタのノードが浮遊状態に
なって電荷がとシ残されるのを防ぐだめのものである。

以下の実施例でも説明の都合上省略しである。

第１７図は、特願昭５６−１６８６９８号にて述べたよ
うに、７４以上で微細トランジスタに対して、エージン
グを効果的に行うために、ｍ′〉ｍにした特性例である
。

第１８図は、そのための具体的な回路の実施例（１７） である。これらは第７．８図の具体例に相当する。

本回路の特徴は、第１６図に示した回路の端子１と端子
２０間に、ＤＣＶｌと同様な回路ＤＣＶ２を付加するこ
とによって、７４以上でＤＣＶＩに対する負荷のコンダ
クタンスを増加させ、ＶＬの傾斜を増加させることにあ
る。

本回路では、第２の制御開始電圧ｖ４は、で表わされる
。また傾斜ｍ′は、ＭＯＳトランジスタＱ６とＱ’ｔの
コンダクタンスの和とＭＯＳ）ランジスタＱｔのコンダ
クタンスの比によって決定される。ここで、Ｖ’＊ｈ（
ｉ）　（ｉ　＝　１〜ｎ　’　　）　。

Ｖ　’＊　ｈ（Ｊりは、それぞれＭＯＳトランジスタＱ
１（ｉ＝１〜ｎ’）＋Ｑ’ｚのしきい値電圧である。

したがって、Ｖ’ｓ　Ｉ　ｎｌ’は、ｎ、ｎ’　、β（
力。

β′（４）、　Ｖ　５ｈ（ｉ）　＊　Ｖ　ｔｈ（４）、
　Ｖ’ｔｈ（ｉ）　、　Ｖ’ｔｈ（４によって任意にか
えることができる。ここでβ′（４は、ＭＯＳトランジ
スタＱ／ｌのチャネルコンダクタンスである。

（１８） 第１９図は、７１以上で、あるいは、Ｖｔと■τの間と
７１以上のＶｃｃの２点でエージングさせるために、ｍ
／〈ｍ〃にした特性例である。

第２０図は、そのだめの具体的な回路の実施例である。

これらは第７．８図の具体例に相当する。

本回路の特徴は、第１６図に示した回路の端子１と端子
２の間に、回路ＤＣＶＩと同様な回路ＤＣＶ２とＤＣＶ
３を付加することによって、ＤＣＶＩに対する負荷のコ
ンダクタンスを順次増加させ、ｖｔとｖｚの２点でＶｔ
、の傾斜を２段階に増加させることにある。

本回路では、第２．第３の制御開始電圧■ｔｌｙ　ｔｔ
は、それぞれ、 ヨ、／ ＶＣ＝Ｖ、＋（ΣＶ　’ｔ　ｈ（ｉ）＋Ｖ　’ｔ　ｈ（
４）　／　（１ｍ　）−１ ／（１−ｍ’） で表わされる。ここで、Ｖ”５ｈ（ｉ）　（ｉ　＝　１
〜ｎ　”　）　。

■″ｔｂＧ４は、それぞれＭＯＳ）ランジスタＱｂ（（
１（１９） ＝１〜ｎ　／／　）　、　ＱＺりのしきい値電圧である
。また、傾斜ｍ’は、ＭＯＳ）ランジスタＱ、とＱ−の
コンダクタンスの和と、ＭＯＳトランジスタＱｔのコン
ダクタンスの比で、ｍ“は、ＭｏｓトランジスタＱ　ａ
　＋　Ｑ’Ａ　Ｉ　Ｑ”７のコンダクタンスの和とＱｔ
のコンダクタンスの比で決定される。

したがって、■−とｍ′は、ｎ、ｎ’　、β（０）。

β（４，β’（４＊　Ｖ　ｔｈ（ｉ）　＋　Ｖ　ｔｈ（
４、Ｖ’ｔｈ（ｉＬ　’Ｖ４Ｊ４によって、また、ｖｚ
とｍ〃は、ｎ　、　ｎ　／　、　ｎ　／／。

β（０）、β（４，β′（本！’（−／）　　、Ｖ　ｔ
ｈ（ｉ）　、Ｖ　ｔｈ（４。

Ｖ　’ｔｈ（ｉ）　＋　Ｖ　Ｃｈ（４＋　Ｖ　’Ｃｈ（
Ｄ　、　Ｖ　’＋ｂ（１）ＶＣｊ　ッテ任２２かえるこ
とができる。ここで、β〃（４）は　ＱＩｔ、のチャネ
ルコンダクタンスである。

第２１図は、７４以上で、さらに素子に対する保護効果
を強めるためにｍ　＞ｍ　’にした特性例である。

第２２図は、そのだめの具体的な回路の実施例である。

これらは第９．１０図の具体例に相当する。本回路の特
徴は、第１６図に示した回路の端子２とグランドの間に
、Ｄｃｖｌと同様な回路（２０） ＤＣＶ２を付加することによって、Ｖｔでトランジスタ
Ｑ０に対する負荷のコンダクタンスを増加させＶＬの傾
斜を減少させることにある。

本回路では、第２の制御開始電圧Ｖａは、で表わされる
。また傾斜ｍ′は、Ｑ、のコンダクタンスと、ＱｔとＱ
Ｉｔのコンダクタンスの和の比で表わされる。

したがって、Ｖことｍ′は、ｎ、ｎ’　、β（０）。

β０す、　β’（４＊　　Ｖ　ｔｈ（１）＊　　Ｖ　ａ
ｈ（ｊつ＋　　Ｖ　’ｔｂ（１）ｌ　　Ｖ　’ｔｈ（４
によって任意にかえることができる。

（２１） 第２３図は、■。９以上で再び素子に対する保護効果を
与えるためにｍ’）ｍ“にした特性例である。

第２４図は、そのだめの具体的回路の実施例である。こ
れは第７，９図を混在させた例に相当する。本回路の特
徴は、前の第１８図と第２１図の実施例とを混在させる
ことによって、■、′とＶ、′の２点でＶＬの傾斜を増
加、減少させることにある。

本回路では、第２、第３の制御開始電圧Ｖ、′。

■。′は、それぞれ、 ｖ、’＝ｖ、＋（Σ　Ｖ　ｒ’ｂ　（ｉ）＋Ｖ　ｔ’ｂ
　（−／）　）／　（１−ｍ）Ｉ−！ −Ｖ　、　’　）／ｍ／ で表わされる。また、傾斜ｍ′は、Ｑ、とＱｔ／のコン
ダクタンスの和とＱｔのコンダクタンスの比で一％ｍ“
は、Ｑ　ｏとＱ、／のコンダクタンスの和と、ＱｔとＱ
ｔ”のコンダクタンスの和の比で表わされる。

（２２） したがって、■。′とｍ′は、ｎ、ｎ’、β（Ｏ）。

β（４，β’（−４，Ｖ　ｔｈ（１）、　Ｖ　１ｈ（４
、Ｖｔ’ｂ（ｊ）　、　Ｖ　ｔ’ｂ（４によって、また
、Ｖｏ”とｍ”は、”Ｉ　”　＊　　”　＋β（０）、
β（４）、β′（イ）、β“（ｊり　、　Ｖ　ｔ　ｂ（
４）、　Ｖ　ｔ　ｂ（ｌＪ、　Ｖ　ｔ’ｂ（１。

Ｖｔ’ｂ（イ）、■八（ｉ）、Ｖｔ’ｂ（力によって任
意にかえることができる。

第２５図は、■。１以上で電源を降下させ、素子を高電
圧から完全に保護するため、ｍ′〈ｏにした特性例であ
る。

第２６図は、そのだめの具体的回路の実施例である。こ
れらは第１１．１２図の具体例に和尚する。本回路の特
徴は、第１６図に示した回路の端子１にＤＣＶ　２のＯ
′のドレイン、端子２にＱｔ′のドレイン、グランドに
Ｑｔ′のソースを接続することによって、Ｑ、ｔ’のコ
ンダクタンスをＶｃｃで制御するようにし、かつＱｔ／
のコンダクタンスをＱ。

のコンダクタンスよりも太きくシ、ｍ／＜Ｏとしたこと
にある。

本回路では、第２の制御開始電圧Ｖ　ｏ　’ならびに傾
斜ｍ′は、β′（４））β（０）とすれば、（２３） ｍ　’　＝　ｌ−ｙ’ア切アＡ醪 と表わされる。

したがって、Ｖ。’、ｍ／は、ｎ’　＊　Ｖ　ｔ’ｂ（
１）　。

Ｖｔ’−（４）、β′（力／β（０）によって任意にか
えられる。

第２７．２８図は、本回路の具体例とその特性例である
。トランジスタのしきい値はすべて１■であシ、Ｖｏ　
＝Ｖｃ　ｃ　＋Ｖ　＊　ｂ（０）としている。またカッ
コ内の数字はトランジスタのチャネル幅をチャネル長で
割った値を示し、第２８図はＱｔ′のその値Ｗｔ／Ｌｔ
をパラメータにしたＶＬを示す。

さて、これまではＱ、のゲート電圧は、ｖｃｃ十Ｖ１ｂ
と仮定してきた。これは、計算を簡略化し、回路の特性
を見通し良く記述するためである。しかし、この電圧は
、本質的には、Ｖｃｃ＋Ｖｔｂにこだわる必要がなく、
設計の都合により任意にとることができる。

第２９図囚は、第１５図で述べたようにゲート電圧ｖＧ
をチップ内で電源電圧Ｖｃｃ以上に昇圧さく２４） せる具体的回路である。

チップ内の発振器Ｏ８Ｃからの振幅Ｖｃｃのパルスφｌ
がＯｖからＶｃｃに立ち上がるとき、Ｑ１′によってあ
らかじめＶｃ　ｃ　−Ｖ　ｔ　ｂに充電されていたノー
ド４′は、２■ｃｃ−■。に昇圧される。

これにともなって、ノード４はＱ２’によってＶｉｂだ
け降下した電圧２　（Ｖｃｃ　−Ｖ　ｔｂ　）となる。

次に、φ亀が０■になって、ノード２がＶｃｃに立ち上
がるとノード４は、さらに昇圧されて３　Ｖｃ　ｃ　−
２Ｖｔｂとなる。したがってノード５はＱ２によってｖ
ｔｂだけ降下した電圧３　（Ｖｃｃ　　Ｖ　ｔｂ　）と
なる。

Ｑ２’とＱ２は一稲のダイオードだから、このサイクル
を多数回続けるとＶａは、３（Ｖｃｃ　　Ｖｔｂ）の直
流電圧となる。ＣＰＩ、ＣＦ２の回路を多数段接続すれ
ば、より高電圧のＶｏが得られる。ここで、２段にした
理由は以下の通りである。すなわち、ｖｃｃカ２．５ｖ
と低く’ｚＤＶｔｂがｉｙとすると、１段ではｖＧ＝２
（ｖｃｃ−ｖＩＩｌ）テオルカら、■Ｇ＝３■となる。

しかし、これでは、第１５図のＱ。

のソース電圧ＶＬはＶｃｃより低い２Ｖとなってしく２
５） まう。°これに対して、２段にするとＶＧ　＝３　（Ｖ
ｃ　ｃＶ　ｔ　ｂ　）であるから、Ｖａ　＝４．５”Ｊ
　となる。したがって、ＶＬはＶｃｃにできるから第１
５図のように■。以下でＶＬ　＝Ｖｃ　ｃとできる。し
かし、逆にＶｃｃが高電圧になる程Ｖｏは過大電圧にな
り関連するトランジスタを破壊してしまうおそれがある
。そこでＶｃｃＯ高電圧制電圧側らかのＶａ制限回路が
必要となる。　　　　゛ 第３０図は、Ｖｃｃの低電圧側でＶＧ　＝３　（Ｖｃｃ
　−Ｖｔｂ）と高い電圧にし、しかも、Ｖｃｃの高′亀
圧側で関連するトランジスタを保護するために、ｖＣＣ
十２Ｖｒｂにした例である。ここで、これまで述べた回
路、たとえば第１６．１８，２０，２２゜２４．２６図
の全体回路もＶｏの負荷としてＬＭＩテ示した。保護回
路ＣＬＩは、Ｖ　ｏ　カＶｃ　ｃ　＋２Ｖ＊　ｂ以上に
なろうとするとＱｌ、Ｑ２を通して電流が流れる結果Ｖ
ｃａ＋２Ｖｔｂに固定されてしまう。本゛回路では、Ｃ
ＬＩが作動するＶｃｃは３（Ｖｃｃ−Ｖｔｂ）＝Ｖｃｃ
　＋２Ｖ　ｔｂ　　からＶｃｃ　＝５／２Ｖ　番すとな
る。

第３１図は、ＩＮＶｌ、　ＩＮＶ２ノ具体的な回路で（
２６） ある。出力パルスφ。がＣＰＩ、ＣＦ２に印加される。

発振回路Ｏ８Ｃは、チップに内蔵された回路で構成でき
るが、第３２図はシリコン基板に基板電圧ｖｌＩＮ＋を
与えるためにチップ内に内蔵したＶＩＩＢ発生回路を流
用した例である。この利点は、新たに発振回路を設計す
る必要がないので、チップ面積の縮少に効果的である。

さらに、電、源電圧Ｖｃｃ投入時に、Ｖｃｃがある値に
達してｏｓｃ’内の発振器が発振してはじめ１■Ｉが発
生するが、これとほぼ同時にＶＬも発生するので、ＶＬ
の負荷として接続されるトランジスタには、ＶＢ！ｌが
印加された状態でＶＬが印加されるので、各トランジス
タの動作が正常に行われる。もしも、ＶｌｌｌがＯｖの
状態で各トランジスタにＶＬが印加されると各トランジ
スタのＶ　ｔ　ｂは正常な値ではないので、過大電流が
流れたり、トランジスタへのストレス条件が過酷になり
トランジスタが破壊することもある。

次にバッファ回路の具体的実施例を述べる。電圧リミッ
タの負荷として、大容量、あるいは負荷（２７） 変動の大きな負荷が付く場合がある。この場合には駆動
前、巨力の大きなバッファ回路を通してこれらの大きな
負荷を駆動する必要がある。この実現手段として、第３
３図のように１個の駆動能力の大きな、すなわちＷ／Ｌ
の太き彦トランジスタを介して負荷を駆動する、通常の
方法が考えられる。

しかし、この方法では第３４図に示すように、Ｖｃｃの
低電圧側でＶｔｂだけの電圧降下があるので性能が低下
する。第３５図は、■ｔｌｌ降下がなく、駆動能力の大
きなバッファ回路の具体例である。

ＶｐｐがＶ＋、　十Ｖ　ｔ　ｂ　　よりも犬で、Ｒｐを
Ｑｌの等価オン抵抗よりもはるかに大きくしておけば、
Ｑ２のゲート電圧はＶＬ　十Ｖ　ｔ　ｂ　　となる。し
たがってＱ２のソース電圧ＶＬＩはＶＬに等しくなる。

Ｑ２のＷ／Ｌを犬にしておけば所望のバッファ回路が得
られる。ここで、Ｖｃｃが低電圧側では、ＶＬはＶｃｃ
になるからＶＰＰはＶｃｃ＋Ｖ＊ｂ以上でなければなら
ない。このだめの回路として第２９図全体の回路が使え
る。結線としては第３５図のＱｌのドレインに第２９図
のノード５を接続すればよい。

（２８） ここで、ノード５からみた実効的出力インピーダンスを
第３５図のＱｌの等価オン抵抗よシも十分大にするよう
に、たとえば、第２９図のＱ２のＷ／Ｌ、あるいはＣＢ
の大きさ、あるいはＯ２０の発振周波数を適宜調整すれ
ばよい。

さて、負荷によってはその負荷の一部を構庫するトラン
ジスタのドレインにＶＬを与え、ゲートにＶＬ　十Ｖ　
ｔ　ｂ　　を与えてＶｔｂ降下を防ぎ高速動作をさせる
必要のある場合がある。第３６図は、このだめの実施例
である。同ＬＭ　ｌ　として、たとえば第１６図の回路
をＶＬＩは前述のようにＶＬに等しくなり、またＱ４の
ゲート電圧はＶｔ、＋２ＶｉｂだからＶＬ４　ハＶＬ　
十Ｖ　ｔ　ｂ　　になる。ここでＱｓ、Ｑｙの役割は、
Ｖｃｃの過渡変動時にＶＬＩに不必要な電荷が残らかい
ようにするためのものである。Ｑｓはｖ０以上ノ■ｃｃ
テ動作し、またＱ７はＶ−Ｖｔｂ以上のＶｃｃで動作す
るようにＬＭＩ内から図示するように結線されている。

ここで、Ｑｓ、Ｑ７のＷ／ＬはＱ２にくらべて十分に小
さく選ばれておＦ）、Ｑｓ　、Ｑｙを付加したことによ
るＶＬへの影（２９） 響を最小限にしている。ここでＱ７は■。以下の領域で
動作することを前に述べた。■。以下の領域では、Ｑ２
　ｒ　Ｑ４は非飽和領域の動作状態（Ｖｏｓ　　Ｖｉｂ
≧Ｖｎｓ　、　Ｖａｓ　ニゲ−）−：／　−、ｒ、間電
圧、ＶＤ８ニドレイン・ソース間電圧）であるから、余
分な電荷はＱｌ　、Ｑ４を介してＶｃｃに放電されるた
め、Ｑ７は原理的には不要であるが、ｖｃｃシｖ０の近
傍ではＱ２．Ｑ４のオン抵抗が必要以上に大になシ、そ
の効果が期待できない場合がある。したがってこのＱ７
を付加することによ’）、ＶｃｃがＶ、以下の領域（■
。−Ｖｔｂ）から、それ以上のリミッタが正常に動作し
ている範囲までの広い領域で安定なＶＬＩＯ値を得るこ
とができる。

なお、ＱＢの役割は、ＶＬ２に対してＶＬＩが負に変動
しようとしたときにＱ５に電流が流れて、ＶＬ２とＶＬ
ＩＯ差を一定に保たせるものである。また、本実施例で
は、ＶＬとＶ　ｂ　＋Ｖ　ｔ−の例を述べたが、Ｑｌ、
Ｑ２の対あるいは、Ｑｓ　ｔ　Ｑ４の対を縦続接続すれ
ばＶＬＩとの差の電圧がＶｔｂの整数倍となる電圧を発
生させ得る。

（３０） 第３７図は、第３５．３６図のバッファ回路の駆動能力
をさらに向上させるために、第３５゜３６図の出力段に
接続する他のバッファ回路である。このように駆動能力
のより大きなバッファ回路を接続することによシ大きな
負荷容量を駆動できる。まず、ＶＬＩは、ノード４、ノ
ード２でＶＬＩ十２　Ｖ　ｔ　ｂ　、　ＶＬｔ　＋Ｖ　
Ｌ　ｂにナル力、結局Ｑ　４　Ｋヨツ”’Ｃノード５で
はＶＬＩのレベルであるＶｎｐとなる。ここで問題なの
は、負荷ＬＣＩ内の大容量ＣＤを高速で充電するための
Ｃ４の負荷駆動能力である。

この能力を高めるためには、負荷を充電する時間帯でＣ
４のゲートであるノード２を昇圧する必要がある。この
だめのトランジスタがＣ６〜Ｑｌｌであり容量がＣ１，
Ｃ２である。φ２がオンでＱｔｓによって放電されたノ
ード６は、次のφｌがオンでＱｌｌ１　Ｃ４によって充
電される。このときＶＬＩ＋Ｖ　ｔ　ｈであるノード２
とＶＬＩであるノード３は、φ１オンによシ昇圧される
。これによって、ＱｌＧｌＱｌｌのコンダクタンスが犬
になるので昇圧されたノード２の電圧は、Ｑｓｏｅ　Ｑ
ｔｔによってＶＬ　Ｉ＋Ｖ　ｔ　ｂ（３１）　。

のレベルに放電される。ここで、との昇圧時間をＣ４１
Ｑｅ２によるＣＤの充電時間よりも犬にしておけば、高
速にＣＤは充電されることになる。なお、Ｃ６はφ１に
よるノード３の昇圧時に、ノード３とノード１を切りは
なすトランジスタである。

また、φ２がオン時には、■Ｌ１≦３Ｖｔｂ　の条件が
満たされておればＣ７〜Ｑ９はオフになるから、Ｑｌｌ
のゲートはＶ　ｔ　ｂ以下となりＱｌｌはオフとなる。

したがって、Ｑｓ　＋　Ｑｔｏ＋　Ｑｌｌを通して電流
は流れないので低消費電力化できる。また、ＶＬＩ＞３
Ｖｔｂの場合の消費電力を低減するには、Ｃ６のオン抵
抗を大きくして、低電流化を図れば良い。

このときの３の電圧は、はぼ３Ｖｔｂの安定した値にな
る。これによってノード３の昇圧特性も安定になシ、結
果として全体回路の動作の安定化が可能になる。

さて、ここでＱｙ　＋　Ｑ＋ｏのソース、ゲートは共通
に接続されているため、ゲートへのバイアス条　　　　
　件が全く等しい。したがって、 （３２） のようにしておけば、ノード２，３の昇圧特性を全く等
しくでき、回路設計が容易にできる特長を有している。

なすなわ、本実施例の特長の−っは、ノード２の昇圧特
性をノード３の昇圧特性で自動的に制御できる点にあり
、このようにすることによって昇圧を行彦わない場合の
ノード２がらＶｓｓへの直流電流パスを軽減でき、低消
費電力化が可能になる。

なお、ここでＱｓはＱｌｏがＯＦＦのときに、ノード２
の余分な電荷を放電する作用を有する。

第３７図の実施例については各種の変形が考えられる。

すなわち、第３７図のＣ６のドレインは、ノード２，３
の昇圧特性を極力安定化するように、ＶＬＩに接続して
いるが、ｖｃｃに接続して、ＶＬＩへの負担を軽減する
ことも可能である。また、同様に、ノード２，３の昇圧
特性を安定化するため、Ｃ７と同一動作条件になるＱｉ
ｏを設けているが、これを除去してノード２と９を直結
し、Ｃ７のソ（３３） 一スとノード９の接続を外した構成としても良い。

この場合は、Ｑ９とＱｌｌの関係が、上に述べたＣ７と
Ｑｓｏの関係にあるので、同様に昇圧特性を設計でき、
回路占有面積の低減に有効である。またさらに、ここで
は、Ｑ？　、Ｃ８，Ｑｅの３段接続構成としているが、
これは上に述べた低消費電力化にＣ２の容量を例えば、
ｌ５ＳＣＣ７２Ｄｉｇ、ｏｆ’ｐｅｃｈ、　ｐａｐｅｒ
ｓ、　Ｐ、　１４などで知られている、ＭＯ８Ｔのゲー
トとソース、ドレイン間の反転層容量を用いて低面積で
効率良く形成するための配慮である。すなわち、反転層
容量を使用するためには、ゲート電圧はソース、ドレイ
ンに対し、ｖｔｂ以上高い電圧を印加する必要があるか
らである。

したがって、ｖｔｂの低いＭＯ８Ｔ、　　あるいは通常
の容量を用いてＣ２を形成する場合には、Ｃ７〜Ｑ９の
接続数は２個、あるいは１個に低減することも可能であ
る。

第３７図のごときバッファ回路は、第１，２図に示すよ
うなＬＳＩ方式で特に必須である。すなわち一般に第１
，２図のＶＬを発生させる電圧り（３４） ミッタは、回路Ａ、Ａ’　、Ｂ内の回路電流がアースに
向って流れるので、電流を供給する能力が特に犬である
ことが望まれる。したがって、とれまで述べた第３７図
を含む全体の回路を、第１．２図の電圧リミッタとみな
せば、一般のＬＳＩに用いることができる。

なおこれまで述べてきた実施例では、第１７図のように
、７０以上のＶｃｃで動作させた場合、第１８図の実際
の回路は第２７図のようにダイオード接続になっている
ので、Ｑ１′〜Ｑνには電流が流れて消費電力が増大す
る。この消費電力の増大は、ＬＳＩ電源すなわち外部印
加電源電圧を電池でバックアップしようとする場合に問
題となる。

す彦わち通常の外部電源がオフとなった場合に、電池で
バックアップする装置において、ＬＳＩ自身の消費電力
が太きいと電池の電流容量が小さいので、バックアップ
できる時間が制限されてしまう。そこで電池でバックア
ップする期間は、電池から与えられるＶｃｃをｖ０以下
に設定するようにしておけば、Ｑｌ−Ｑｌｌには電流が
流れないので、（３５） この分だけバックアップできる時間を長くできる。

あるいはバックアップする場合の電池電源電圧Ｖｃｃ以
上のｖｏになるようにＱ１〜ＱＢの段数を決めることも
できる。

また通常の動作電源電圧Ｖｃｃを、Ｖｃｃ＞Ｖａで選ぶ
以外に、Ｖｃｃ〈■。とすることもできる。こうするこ
とによって通常のＶ　Ｃｃ条件ではＱ１〜Ｑ、に電流は
流れないので低電力化できる以外にＶｃｃとＶＬの関係
が折れ線になる領域を避けて設計することができるので
設計が容易となるメリットがある。というのは、折れ線
の領域で設計すると、たとえばＶＬをある回路の一部に
使った場合にＶｃｃを直接使った回路とでＶｃｃに関す
る特性の不平衡が生じるので動作が不安定７になる場合
がちシ、Ｖ　ｃ　ｃ　＜Ｖ　−とすれば、これが避けら
れるためである。

以上、電圧リミッタをＭＯＳ）ランジスタで構成した具
体的実施例について述べた。これらは主として、しきい
電圧Ｖ　ｔ　ｂが正の場合、すなわちエンハンスメント
形のＭＯＳ　）ランジスタを用いた（３６） 場合の例であるが、特願昭５６−１６８６９８号第１６
図で開示した如＜、Ｖｔ−が負の、すなわちデプレッシ
ョン形のＭＯＳ）ランジスタを用いた構成も勿論可能で
ある。例えば第１６図の実施例において、第１５図の如
（Ｖｃｃ＜Ｖ−の領域でＶＬ＝■ｃｃとするためには、
Ｑｅのゲート電圧をＶＧ≧Ｖｃ　ｃ　十Ｖ　ｔ　ｂ　（
０）とする必要があり、このためのＶａ発生回路として
第２９図の回路を用いれば良いことを述べたが、デプレ
ッション形のＭＯＳ）ランジスタを用いれば、・さらに
回路を簡略化できる。

第３９図は、その具体的実施例であシ、第１６図とはＱ
ｏをデプレッション形Ｍ０８トランジスタＱ、′として
、そのゲートを端子２に接続している点で異なる。この
ようにすれば、Ｑ、′のＶ　＊’ｂ（０）は負であるか
らＱ、′は常にオン状態にあり、第２９図の如きＶａ発
生回路を用いることなく、第１５図に示した所望の特性
を実現できる。本実施例では上述のように回路構成と簡
略化できるのみでな（３７） タンス）、ｖｔ′ｂ（０）（シきい電圧）のみで決まる
定電流となるために、安定した特性の得られる特長を有
する。なお、本実施例は第１６図を例にしたが、他の実
施例のＱ、を本実施例の如くＱ、′で置き換え、ゲート
を端子２に接続することによってそのまま適用できる。

第４０図は、１個のデプレッション形ＭＯ８）ランジス
タを用いてバッファ回路を構成した実施例であり、第４
１図はその特性を示している。前に述べた第３３図とは
回路構成が同一であるが、ＭＯＳ）ランジスタがエンハ
ンスメント形からデプレッション形になっている点で異
なる。本バッファ回路の出力ＶＬ’は、第４１図に示す
ように、ＶｃｃとＶＬＯ差が、ＭＯＳトランジスタのし
きい電圧Ｖｔｂｏの絶対値１Ｖｔｂｏｌ　　に等しくな
る点Ｐから折れまがり、それ以降はＶＬより１ｖｔ１１
Ｄ１分高い電圧となる。したがって、ＶＬを所望の値よ
り１Ｖｔｂｎ１分低く設定しておけば良い。本実施例で
は、簡単な回路構成で、かつ第３４図に示した第３３図
の実施例の特性のように、ｖｃＣり。の範囲（３８） で、■ｃｃよ９７１分だけ低い出力しか得られないとい
う問題点も無くすことができる特長を有している。

〔発明の効果〕

以上説明したごとく、本発明によれば、微細トランジス
タを用いても、比較的高い電源電圧で安定に動作する大
規模集積回路を提供できることになる。

【図面の簡単な説明】

第１図、第２図、第３図、第５図、第７図、第９図、第
１１図、第１３図、第１４図、第１６図、第１８図、第
２０図、第２２図、第２４図、第２６図、第２７図、第
２９図、第３０図、第３１図、第３２図、第３３図、第
３５図、第３６図、第３７図、第３９図、第４０図はそ
れぞれ本発明の実施例を示し、第４図は第３図の実施例
の特性、第６図は第５図の実施例の特性、第８図は第７
図の実施例の特性、第１０図は第９図の実施例の特性、
第１２図は第１１図の実施例の特性、第１５図は第１６
図の実施例の狩性、第１７図は第１８（３９） 図の実施例の特性、第１９図は第２０図の実施例の特性
、第２１図は第２２図の実施例の特性、第２３図は第２
４図の実施例の特性、第２５図は第２６図の実施例の特
性、第２８図は第２７図の実施例の特性、第３４図は第
３３図の実施例の特性、第３８図は第３７図の実施例の
特性、第４１図は第４０図の実施例の特性を示す。 Ｑ　６＋　Ｑｔ　ｔ　ＱＪ　ｐ　Ｑ１’＋　Ｑｓ　ｌ　
Ｑｓ’＋　ＱＬｅＱｔ／・・・ＭＯＳ）ランジスタ、１
３・・・電圧リミッタ。 代理人　弁理士　薄田利幸 （４０） 奉　ｌ　閃 ２ 第２　目 ′ｆＩＳ　口 ′￥：１４−図　　　　　　預乙因 第　７２ ’５Ｌｏ： １ 第　８　図 ■ イ　７　口 ％ｌθ図 ％＋＋　　凹 菫　１２　図 ％　　１３　　図 Ｙ：Ｊ１４　　図 ８１９洒 り　　　　　　吟Ｃ 沿　ＩＥ）　ｔ、ｅ図 もｔ７通 ８７８図 り一工一」 ８／７習 第２／習 吟　　吟′　　　　　吟Ｃ 毛２３図 ８２４別 ％　２７　　図 警２Ｂ回 ＶｃｃＣＶ） ８ｚｑ　　旧　　　　　　　（Ａ） 時用 閉　δθ　目 ％３＋図 半３２図 ８３３鉗 ｆ（３ｓ　　図 頷　３ｚ　　図 集３７図 ′ｆＪ３９　　図 χφθ回 第４１　　口

Claims (1)

1. 【特許請求の範囲】 １、外部印加電源電圧をチップ内でよシ低電圧に降下さ
   せる手段をもち、その降下させた電圧を基準にして、チ
   ップ内の少なくとも一部の回路が動作することを特徴と
   した半導体集積回路。 ２、整流特性をもつ素子を含む回路の出力電圧が外部印
   加電源電圧依存性をもち、当該出力電圧に応答する素子
   によって、降下させる電圧が制御されることを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路。