JP2809768B2 - 基準電位発生回路 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
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- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、各種半導体集積回路に用いられる基準電位
発生回路に関する。
発生回路に関する。
（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩に
伴ない、半導体メモリ等の分野で微細化の傾向は強まる
一方である。このため素子の信頼性やチップの消費電力
を考えると、素子に印加する電源電圧も低下させること
が望ましい。
伴ない、半導体メモリ等の分野で微細化の傾向は強まる
一方である。このため素子の信頼性やチップの消費電力
を考えると、素子に印加する電源電圧も低下させること
が望ましい。
しかしながら、現在使用されている半導体メモリを用
いた各種システムを構成している使用者にとっては、現
在のシステムとの整合性を考えると、半導体メモリの集
積度が高くなってもチップ外部から印加する電源電圧Vc
c（EXT）はそのまま使用できるようにするのが望まし
い。このため、チップ内部に電源電圧降下回路を設け、
素子への印加電圧を外部電源電圧よりも低くする技術の
開発が進められている。
いた各種システムを構成している使用者にとっては、現
在のシステムとの整合性を考えると、半導体メモリの集
積度が高くなってもチップ外部から印加する電源電圧Vc
c（EXT）はそのまま使用できるようにするのが望まし
い。このため、チップ内部に電源電圧降下回路を設け、
素子への印加電圧を外部電源電圧よりも低くする技術の
開発が進められている。
この電源電圧降下回路は一般的に、チップの内部電源
電位の基準となる電位を発生する基準電位発生回路と、
その出力をもとに内部電源電位を一定に保つ制御回路と
により構成される。この基準電位発生回路には従来、第
９図に示すように、抵抗Ｒと例えば二個のダイオードD
1,D2を直列接続した回路が用いられている。この基準電
位発生回路によれば、ダイオードの順方向電位降下をVF
としたとき、2VFの一定出力が得られる。必要ならば、
ダイオードの個数をふやすことによってより高い基準電
位を得ることができる。
電位の基準となる電位を発生する基準電位発生回路と、
その出力をもとに内部電源電位を一定に保つ制御回路と
により構成される。この基準電位発生回路には従来、第
９図に示すように、抵抗Ｒと例えば二個のダイオードD
1,D2を直列接続した回路が用いられている。この基準電
位発生回路によれば、ダイオードの順方向電位降下をVF
としたとき、2VFの一定出力が得られる。必要ならば、
ダイオードの個数をふやすことによってより高い基準電
位を得ることができる。
ところがこの様な従来の基準電位発生回路では、第１
に、チップの印加電源電圧を高くして電圧加速試験を行
う場合に不都合が生じる。すなわち電源電圧降下回路を
組み込んだ半導体メモリ等において電圧加速試験を行う
ためには、外部電源電位Vcc（EXT）が通常使用電圧より
も高くなったときに、チップ内部電源電位Vcc（INT）も
高くなるように制御することが必要である。その場合の
望ましい外部電源と内部電源の電位関係を第10図に示
す。すなわち外部電源電位Vcc（EXT）が低い間は内部電
源電位Vcc（INT）は外部電源電位Vcc（EXT）と等しく
（領域ａ）、外部電源電位Vcc（EXT）がある一定値より
高くなると内部電源電位Vcc（INT）は一定値を示し（領
域ｂ）、外部電源電位Vcc（EXT）が通常使用電位の最大
値Vccmaxよりも高くなると内部電源電位Vcc（INT）は再
び一定の割合で上昇する（領域ｃ）。ダイオードを利用
した第９図に示す従来の基準電位発生回路では、得られ
る基準電位は外部電源電位によらず一定であって、上述
したような電源電圧降下回路の基準電位発生回路として
は用いることができない。
に、チップの印加電源電圧を高くして電圧加速試験を行
う場合に不都合が生じる。すなわち電源電圧降下回路を
組み込んだ半導体メモリ等において電圧加速試験を行う
ためには、外部電源電位Vcc（EXT）が通常使用電圧より
も高くなったときに、チップ内部電源電位Vcc（INT）も
高くなるように制御することが必要である。その場合の
望ましい外部電源と内部電源の電位関係を第10図に示
す。すなわち外部電源電位Vcc（EXT）が低い間は内部電
源電位Vcc（INT）は外部電源電位Vcc（EXT）と等しく
（領域ａ）、外部電源電位Vcc（EXT）がある一定値より
高くなると内部電源電位Vcc（INT）は一定値を示し（領
域ｂ）、外部電源電位Vcc（EXT）が通常使用電位の最大
値Vccmaxよりも高くなると内部電源電位Vcc（INT）は再
び一定の割合で上昇する（領域ｃ）。ダイオードを利用
した第９図に示す従来の基準電位発生回路では、得られ
る基準電位は外部電源電位によらず一定であって、上述
したような電源電圧降下回路の基準電位発生回路として
は用いることができない。
従来の基準電位発生回路の第２の問題は、特性の安定
性が十分でないことである。すなわちダイオードの順方
向電圧降下は製造工程上のばらつきがあり、特に複数個
直列接続して用いる場合にはその影響が無視できなくな
る。またダイオードの順方向電圧降下は温度によっても
変化してしまう。
性が十分でないことである。すなわちダイオードの順方
向電圧降下は製造工程上のばらつきがあり、特に複数個
直列接続して用いる場合にはその影響が無視できなくな
る。またダイオードの順方向電圧降下は温度によっても
変化してしまう。
（発明が解決しようとする課題） 以上のように従来の集積回路における基準電位発生回
路は、電圧加速試験を行う場合の電源電圧降下回路用と
して不都合があった。
路は、電圧加速試験を行う場合の電源電圧降下回路用と
して不都合があった。
本発明は、上記した点に鑑み成されたもので、電源電
圧降下回路用として望ましい基準電位発生回路を提供す
ることを目的とする。
圧降下回路用として望ましい基準電位発生回路を提供す
ることを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明による基準電位発生回路は、一方の端子が第１
の電源端子に接続された抵抗と、この抵抗の他方の端子
と第２の電源端子の間に電源電圧に対して順方向極性を
もって接続された一または二以上の第１のダイオード
と、前記抵抗に並列に、電源電圧に対して順方向極性を
もって接続された一または二以上の第２のダイオードと
を備えたことを特徴とする。
の電源端子に接続された抵抗と、この抵抗の他方の端子
と第２の電源端子の間に電源電圧に対して順方向極性を
もって接続された一または二以上の第１のダイオード
と、前記抵抗に並列に、電源電圧に対して順方向極性を
もって接続された一または二以上の第２のダイオードと
を備えたことを特徴とする。
（作用） 本発明によれば、電源電位を掃引したときに、第１の
ダイオードがオンするまでは電源電位に1:1に対応する
出力が得られ、その後ある範囲までは第１のダイオード
で決まる一定値に出力が保持され、その範囲を越えて第
２のダイオードがオンすると再び第１のダイオードと第
２のダイオードのオン抵抗の比で決まる上昇率をもって
電源電位変化に連動する出力が得られる。したがって電
圧加速試験を行う場合の電源電圧降下回路用の基準電位
発生回路として望ましい特性を得ることができる。
ダイオードがオンするまでは電源電位に1:1に対応する
出力が得られ、その後ある範囲までは第１のダイオード
で決まる一定値に出力が保持され、その範囲を越えて第
２のダイオードがオンすると再び第１のダイオードと第
２のダイオードのオン抵抗の比で決まる上昇率をもって
電源電位変化に連動する出力が得られる。したがって電
圧加速試験を行う場合の電源電圧降下回路用の基準電位
発生回路として望ましい特性を得ることができる。
（実施例） 以下、本発明の実施例を説明する。
第１図は、一実施例の基準電位発生回路を示す。外部
電源電位Vcc（EXT）が印加される第１の電源端子４と通
常接地電位となる第２の電源端子５の間に抵抗１とｐチ
ャネルMOSトランジスタ２が直列接続されている。その
接続点が出力端子６となる。ｐチャネルMOSトランジス
タ２は、ゲートとドレインが共通接続されて、電源電圧
に対しては順方向極性となるMOSダイオード（第１のダ
イオード）として構成されている。すなわちMOSトラン
ジスタ２のゲートとドレインは第２の電源端子５に接続
され、ソースと基板（またはウェル）が抵抗１に接続さ
れている。第１の電源端子４と出力端子６の間には、２
個のｐチャネルMOSトランジスタ３（31,32）が直列接続
されている。これらのMOSトランジスタ３も、MOSトラン
ジスタ２と同様にダイオード接続されている（第２のダ
イオード）。
電源電位Vcc（EXT）が印加される第１の電源端子４と通
常接地電位となる第２の電源端子５の間に抵抗１とｐチ
ャネルMOSトランジスタ２が直列接続されている。その
接続点が出力端子６となる。ｐチャネルMOSトランジス
タ２は、ゲートとドレインが共通接続されて、電源電圧
に対しては順方向極性となるMOSダイオード（第１のダ
イオード）として構成されている。すなわちMOSトラン
ジスタ２のゲートとドレインは第２の電源端子５に接続
され、ソースと基板（またはウェル）が抵抗１に接続さ
れている。第１の電源端子４と出力端子６の間には、２
個のｐチャネルMOSトランジスタ３（31,32）が直列接続
されている。これらのMOSトランジスタ３も、MOSトラン
ジスタ２と同様にダイオード接続されている（第２のダ
イオード）。
第２図は、MOSトランジスタ２および３の断面構造で
ある。ｎ型シリコン基板（またはウェル）11は、ｐ型の
ソース領域12およびドレイン領域13が形成され、これら
ソース領域12とドレイン領域13間の基板表面をチャネル
領域14としてこの上にゲート絶縁膜15を介してゲート電
極16が形成されている。チャネル領域14には不純物をイ
オン注入していない。具体的に例えば、基板11の不純物
濃度を１×1017/cm3、ゲート絶縁膜15を150Åのシリコ
ン酸化膜とし、ゲート電極16をn+型多結晶シリコン膜に
より形成する。このときMOSトランジスタ2,3のしきい値
電圧Vthは約−1.8Vとなり、第１図に示した接続によっ
てしきい値電圧|Vth|で立上がるダイオード特性を示
す。
ある。ｎ型シリコン基板（またはウェル）11は、ｐ型の
ソース領域12およびドレイン領域13が形成され、これら
ソース領域12とドレイン領域13間の基板表面をチャネル
領域14としてこの上にゲート絶縁膜15を介してゲート電
極16が形成されている。チャネル領域14には不純物をイ
オン注入していない。具体的に例えば、基板11の不純物
濃度を１×1017/cm3、ゲート絶縁膜15を150Åのシリコ
ン酸化膜とし、ゲート電極16をn+型多結晶シリコン膜に
より形成する。このときMOSトランジスタ2,3のしきい値
電圧Vthは約−1.8Vとなり、第１図に示した接続によっ
てしきい値電圧|Vth|で立上がるダイオード特性を示
す。
この実施例の基準電位発生回路の動作を第３図を参照
して説明する。チップ外部から供給される電源電位Vcc
がMOSトランジスタ2,3のしきい値電圧|Vth|より低い領
域では、MOSトランジスタ2,3はオフであり、出力端子６
には電源電位Vccと等しい出力が得られる（領域ａ）。
電源電位Vccが上昇してMOSトランジスタ２がオンする
と、出力端子６にはMOSトランジスタ２のしきい値電圧|
Vth|で決まる一定値が得られる（領域ｂ）。電源電位Vc
cがさらに上昇してMOSトランジスタ３がオンすると、MO
Sトランジスタ２と３のインピーダンス比で決まる分圧
比で電源電位Vccが分圧され、電源電位Vccに連動して上
昇する出力が得られる（領域ｃ）。
して説明する。チップ外部から供給される電源電位Vcc
がMOSトランジスタ2,3のしきい値電圧|Vth|より低い領
域では、MOSトランジスタ2,3はオフであり、出力端子６
には電源電位Vccと等しい出力が得られる（領域ａ）。
電源電位Vccが上昇してMOSトランジスタ２がオンする
と、出力端子６にはMOSトランジスタ２のしきい値電圧|
Vth|で決まる一定値が得られる（領域ｂ）。電源電位Vc
cがさらに上昇してMOSトランジスタ３がオンすると、MO
Sトランジスタ２と３のインピーダンス比で決まる分圧
比で電源電位Vccが分圧され、電源電位Vccに連動して上
昇する出力が得られる（領域ｃ）。
こうしてこの実施例の基準電位発生回路と、これと同
一基板上にある制御回路とにより電源電圧降下回路を構
成すれば、電圧加速試験を行う際に外部電源電位に連動
して内部電源電位を上昇させることができる。しかもこ
の実施例によれば、発生する基準電位はMOSトランジス
タのしきい値電圧であるから、複数個のpn接合ダイオー
ドを用いて得られる基準電位を一個のMOSトランジスタ
で得ることができる。更に、この実施例のようにチャネ
ル領域にイオン注入を行わないMOSトランジスタを用い
れば、製造工程でのしきい値電圧Vthのばらつきは非常
に小さく、安定した基準電位を得ることができる。MOS
ダイオードはpn接合ダイオードに比べて温度依存性も小
さい。
一基板上にある制御回路とにより電源電圧降下回路を構
成すれば、電圧加速試験を行う際に外部電源電位に連動
して内部電源電位を上昇させることができる。しかもこ
の実施例によれば、発生する基準電位はMOSトランジス
タのしきい値電圧であるから、複数個のpn接合ダイオー
ドを用いて得られる基準電位を一個のMOSトランジスタ
で得ることができる。更に、この実施例のようにチャネ
ル領域にイオン注入を行わないMOSトランジスタを用い
れば、製造工程でのしきい値電圧Vthのばらつきは非常
に小さく、安定した基準電位を得ることができる。MOS
ダイオードはpn接合ダイオードに比べて温度依存性も小
さい。
本発明は上記実施例に限られるものではなく、種々変
形して実施することができる。
形して実施することができる。
例えば第４図は別の実施例の基準電位発生回路であ
る。第１図と異なる点は、MOSトランジスタ２と出力端
子６の間に抵抗７を付加したことである。これによっ
て、出力端子６に得られる電位を微調整することができ
る。
る。第１図と異なる点は、MOSトランジスタ２と出力端
子６の間に抵抗７を付加したことである。これによっ
て、出力端子６に得られる電位を微調整することができ
る。
第１図においては、基準電位発生用のMOSトランジス
タ２の基準（ウェル）電位をソース電位と同じとした
が、基板電位は電源電位までの範囲で種々変えることが
できる。例えば第５図に示すように、MOSトランジスタ
２の基板電位を、抵抗１の適当な中間点に接続してもよ
い。この様にすれば、MOSトランジスタ２には所謂基板
バイアス（バックバイアス）がかかるから、そのしきい
値電圧Vthが電源電位依存性も持ち、したがって出力電
圧にも緩やかな電源電位依存性を持たせることができ
る。
タ２の基準（ウェル）電位をソース電位と同じとした
が、基板電位は電源電位までの範囲で種々変えることが
できる。例えば第５図に示すように、MOSトランジスタ
２の基板電位を、抵抗１の適当な中間点に接続してもよ
い。この様にすれば、MOSトランジスタ２には所謂基板
バイアス（バックバイアス）がかかるから、そのしきい
値電圧Vthが電源電位依存性も持ち、したがって出力電
圧にも緩やかな電源電位依存性を持たせることができ
る。
また図には示さないが、MOSトランジスタ31のゲート
・ドレインと出力端子６の間、或いはMOSトランジスタ3
2のゲート・ドレインと出力端子６の接続点と抵抗１の
間に抵抗を設けることもできる。MOSトランジスタ32の
ウェル電位を電源電位までの範囲で種々変えることもで
きる。これらによって、出力特性の領域ｂから領域ｃに
変化する電源電位Vccmaxの値、領域ｃの電源電位依存性
等を調整することができる。
・ドレインと出力端子６の間、或いはMOSトランジスタ3
2のゲート・ドレインと出力端子６の接続点と抵抗１の
間に抵抗を設けることもできる。MOSトランジスタ32の
ウェル電位を電源電位までの範囲で種々変えることもで
きる。これらによって、出力特性の領域ｂから領域ｃに
変化する電源電位Vccmaxの値、領域ｃの電源電位依存性
等を調整することができる。
ここまでの実施例では、基準電位発生用の第１のダイ
オードとしてのMOSトランジスタを一個、電圧加速を行
う場合の出力電位の上昇カーブを決める第２のダイオー
ドとしてのMOSトランジスタを二個とした。これらのMOS
トランジスタの個数は、出力電位の領域a,bの範囲をど
の様に設定するかによって任意に選ぶことができる。
オードとしてのMOSトランジスタを一個、電圧加速を行
う場合の出力電位の上昇カーブを決める第２のダイオー
ドとしてのMOSトランジスタを二個とした。これらのMOS
トランジスタの個数は、出力電位の領域a,bの範囲をど
の様に設定するかによって任意に選ぶことができる。
例えば第６図に示すように、第１のダイオードを２個
のMOSトランジスタ21,22により構成し、第２のダイオー
ドを一個のMOSトランジスタ３により構成してもよい。
のMOSトランジスタ21,22により構成し、第２のダイオー
ドを一個のMOSトランジスタ３により構成してもよい。
第７図は、MOSダイオードとしてｎチャネルMOSトラン
ジスタを用いた実施例である。基準電位を発生するため
の第１のダイオードとして、一個のｎチャネルMOSトラ
ンジスタ８を用い、第２のダイオードとして２個のｎチ
ャネルMOSトランジスタ91,92を用いている。このときMO
Sトランジスタ8,9は、ｐチャネルの場合と異なり、図示
のようにゲート・ドレインを高電位側に接続する。これ
によって、しきい値電圧で立ち上がるダイオード特性が
得られる。
ジスタを用いた実施例である。基準電位を発生するため
の第１のダイオードとして、一個のｎチャネルMOSトラ
ンジスタ８を用い、第２のダイオードとして２個のｎチ
ャネルMOSトランジスタ91,92を用いている。このときMO
Sトランジスタ8,9は、ｐチャネルの場合と異なり、図示
のようにゲート・ドレインを高電位側に接続する。これ
によって、しきい値電圧で立ち上がるダイオード特性が
得られる。
第８図はさらに、第１のダイオードとして,2個のpn接
合ダイオード101,102を用い、第２のダイオードとして
３個のpn接合ダイオード111〜113を用いた実施例であ
る。この様にpn接合ダイオードを用いても、MOSダイオ
ードを用いた場合と比べて温度依存性が大きくなる難点
があるものの、電圧加速が可能な基準電位発生回路を構
成することが可能である。
合ダイオード101,102を用い、第２のダイオードとして
３個のpn接合ダイオード111〜113を用いた実施例であ
る。この様にpn接合ダイオードを用いても、MOSダイオ
ードを用いた場合と比べて温度依存性が大きくなる難点
があるものの、電圧加速が可能な基準電位発生回路を構
成することが可能である。
［発明の効果］ 以上のべたように本発明によれば、電源電圧降下回路
の基準電位として望ましい出力電位を発生する基準電位
発生回路を提供することができる。
の基準電位として望ましい出力電位を発生する基準電位
発生回路を提供することができる。
第１図は本発明の一実施例の基準電位発生回路を示す
図、 第２図はその基準電位発生回路に用いるMOSトランジス
タの構造を示す図、 第３図は同じくその基準電位発生回路の動作を説明する
ための図、 第４図は他の実施例の基準電位発生回路を示す図、 第５図はさらに他の実施例の基準電位発生回路を示す
図、 第６図はさらに他の実施例の基準電位発生回路を示す
図、 第７図はさらに他の実施例の基準電位発生回路を示す
図、 第８図はさらに他の実施例の基準電位発生回路を示す
図、 第９図は従来の基準電位発生回路を示す図、 第10図は電源電圧降下回路に望ましい出力特性を示す図
である。 １……抵抗、２……ｐチャネルMOSトランジスタ（第１
のダイオード）、３（31,32）……ｐチャネルMOSトラン
ジスタ（第２のダイオード）、４……第１の電源端子、
５……第２の電源端子、６……出力端子、７……抵抗、
８……ｎチャネルMOSトランジスタ（第１のダイオー
ド）、９（91,92）……ｎチャネルMOSトランジスタ（第
２のダイオード）、10（101,102）……pn接合ダイオー
ド（第１のダイオード）、11（111〜113）……pn接合ダ
イオード（第２のダイオード）。
図、 第２図はその基準電位発生回路に用いるMOSトランジス
タの構造を示す図、 第３図は同じくその基準電位発生回路の動作を説明する
ための図、 第４図は他の実施例の基準電位発生回路を示す図、 第５図はさらに他の実施例の基準電位発生回路を示す
図、 第６図はさらに他の実施例の基準電位発生回路を示す
図、 第７図はさらに他の実施例の基準電位発生回路を示す
図、 第８図はさらに他の実施例の基準電位発生回路を示す
図、 第９図は従来の基準電位発生回路を示す図、 第10図は電源電圧降下回路に望ましい出力特性を示す図
である。 １……抵抗、２……ｐチャネルMOSトランジスタ（第１
のダイオード）、３（31,32）……ｐチャネルMOSトラン
ジスタ（第２のダイオード）、４……第１の電源端子、
５……第２の電源端子、６……出力端子、７……抵抗、
８……ｎチャネルMOSトランジスタ（第１のダイオー
ド）、９（91,92）……ｎチャネルMOSトランジスタ（第
２のダイオード）、10（101,102）……pn接合ダイオー
ド（第１のダイオード）、11（111〜113）……pn接合ダ
イオード（第２のダイオード）。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−321510（ＪＰ，Ａ) 特開 平３−208107（ＪＰ，Ａ) 特開 昭57−143852（ＪＰ，Ａ) 特開 平２−78090（ＪＰ，Ａ) 特開 昭62−49422（ＪＰ，Ａ) 特公 昭63−23567（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 3/00 G11C 11/34 H01L 27/04
Claims (6)
- 【請求項１】半導体基板に集積形成された基準電位発生
回路であって、 一方の端子が第１の電源端子に接続された抵抗と、 この抵抗の他方の端子と第２の電源端子の間に電源電圧
に対して順方向極性をもって接続された一または二以上
の第１のダイオードと、 前記抵抗に並列に、電源電圧に対して順方向極性をもっ
て接続された一または二以上の第２のダイオードと、 を備えたことを特徴とする基準電位発生回路。 - 【請求項２】前記第１のダイオードおよび第２のダイオ
ードは、ゲートとドレインを共通接続したMOSトランジ
スタである請求項１記載の基準電位発生回路。 - 【請求項３】前記第１および第２のダイオードは、ゲー
トとドレインを共通接続して低電位側に、ソースを高電
位側に接続したｐチャネルMOSトランジスタである請求
項１記載の基準電位発生回路。 - 【請求項４】前記第１および第２のダイオードは、ゲー
トとドレインを共通接続して高電位側に、ソースを低電
位側に接続したｎチャネルMOSトランジスタである請求
項１記載の基準電位発生回路。 - 【請求項５】前記MOSトランジスタは、チャネル領域の
不純物濃度がこのチャネル領域を含むウェル領域のそれ
と実質的に同じである請求項３または４のいずれかに記
載の基準電位回路。 - 【請求項６】前記第１のダイオードと第２のダイオード
の間に接続され、抵抗分割によって所望の基準電位が出
力される端子を備えたことを特徴とする請求項１記載の
基準電位発生回路。
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-
1989
- 1989-11-30 JP JP1311368A patent/JP2809768B2/ja not_active Expired - Fee Related
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1990
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- 1990-11-30 KR KR1019900019730A patent/KR940004445B1/ko not_active IP Right Cessation
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