JPH0567965B2 - - Google Patents
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- JPH0567965B2 JPH0567965B2 JP57220083A JP22008382A JPH0567965B2 JP H0567965 B2 JPH0567965 B2 JP H0567965B2 JP 57220083 A JP57220083 A JP 57220083A JP 22008382 A JP22008382 A JP 22008382A JP H0567965 B2 JPH0567965 B2 JP H0567965B2
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Classifications
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、外部電源電圧を半導体集積回路チツ
プ内で電圧リミツタを通して降下させ、その電圧
をチツプ内の微細トランジスタに印加するための
電圧リミツタに関するものである。
プ内で電圧リミツタを通して降下させ、その電圧
をチツプ内の微細トランジスタに印加するための
電圧リミツタに関するものである。
バイボーラあるいはMOSトランジスタなどの
素子微細化に伴う素子耐圧低下によつて、集積回
路の動作電圧はそれにみあつて低下させざるを得
なくなつてきている。しかしユーザからみると、
使い易い5V単一電源が望ましい。このような集
積回路メーカとユーザの異なる要請に応える手段
として、外部電源電圧Vccをチツプ内で降下させ
て、その降下させた電圧VLで微細素子を動作さ
せることが考えられる。
素子微細化に伴う素子耐圧低下によつて、集積回
路の動作電圧はそれにみあつて低下させざるを得
なくなつてきている。しかしユーザからみると、
使い易い5V単一電源が望ましい。このような集
積回路メーカとユーザの異なる要請に応える手段
として、外部電源電圧Vccをチツプ内で降下させ
て、その降下させた電圧VLで微細素子を動作さ
せることが考えられる。
第1図はその一実施例で、たとえば入出力イン
ターフエース回路を含むチツプ10全体の回路
A′を、電圧リミツタ13で降下させた内部電源
電圧VLで動作させる例である。尚、本例では、
チツプ全体がほぼ同一寸法の素子で構成できる。
ターフエース回路を含むチツプ10全体の回路
A′を、電圧リミツタ13で降下させた内部電源
電圧VLで動作させる例である。尚、本例では、
チツプ全体がほぼ同一寸法の素子で構成できる。
第2図は、特願昭56−57143号で先に出願した
もので、チツプ10の実質的集積密度を決定する
回路Aには微細素子を用い、外部電源電圧VCCを
電圧リミツタ13により降下させた電圧VLで動
作させた例である。一方集積密度にそれほど寄与
しないたとえば入出力インターフエースを含む駆
動回路Bには比較的大きな寸法の素子を用いて、
それにVCCを印加させて動作させる例である。こ
れによつてチツプ外部からみてVCCで動作する高
集積回路(以下LSI)が可能となる。尚、A,
A′,Bの回路は、バイポーラトランジスタある
いはC−MOSやN−MOSなどのMOSトランジ
スタのいずれで構成されていてもよい。またこれ
ら2種類のトランジスタが混在していてもよい。
また通常動作点のVCCとして必ずしも5Vにこだわ
る必要はなく、Vcc=3.5V、VL=2.5Vなどとい
うように設計の都合によつて任意に設定できるこ
とは明らかである。
もので、チツプ10の実質的集積密度を決定する
回路Aには微細素子を用い、外部電源電圧VCCを
電圧リミツタ13により降下させた電圧VLで動
作させた例である。一方集積密度にそれほど寄与
しないたとえば入出力インターフエースを含む駆
動回路Bには比較的大きな寸法の素子を用いて、
それにVCCを印加させて動作させる例である。こ
れによつてチツプ外部からみてVCCで動作する高
集積回路(以下LSI)が可能となる。尚、A,
A′,Bの回路は、バイポーラトランジスタある
いはC−MOSやN−MOSなどのMOSトランジ
スタのいずれで構成されていてもよい。またこれ
ら2種類のトランジスタが混在していてもよい。
また通常動作点のVCCとして必ずしも5Vにこだわ
る必要はなく、Vcc=3.5V、VL=2.5Vなどとい
うように設計の都合によつて任意に設定できるこ
とは明らかである。
ここでチツプとは、メモリLSI、論理LSI、あ
るいはその他のLSIが作りつけられた素片を示
す。すなわちメモリLSIでは、回路Aはメモリア
レーならびにその関連回路を、また論理LSIで
は、たとえばマイクロコンピユータのように各種
ROMあるいはRAMの領域のようにある種のセ
ルの繰り返しで構成される領域などを示す。
るいはその他のLSIが作りつけられた素片を示
す。すなわちメモリLSIでは、回路Aはメモリア
レーならびにその関連回路を、また論理LSIで
は、たとえばマイクロコンピユータのように各種
ROMあるいはRAMの領域のようにある種のセ
ルの繰り返しで構成される領域などを示す。
上記の如き電圧リミツタ方式において、電圧リ
ミツタ回路の具体例が、特願昭56−57143号ある
いは特願昭56−168698号に記載されている。しか
し電圧リミツタからみて負荷の性質ならびに、素
子破壊を防止する電圧条件ならびにエージング電
圧条件と通常の動作電圧条件との関係、消費電力
などを考慮した具体例という意味では不十分であ
つた。
ミツタ回路の具体例が、特願昭56−57143号ある
いは特願昭56−168698号に記載されている。しか
し電圧リミツタからみて負荷の性質ならびに、素
子破壊を防止する電圧条件ならびにエージング電
圧条件と通常の動作電圧条件との関係、消費電力
などを考慮した具体例という意味では不十分であ
つた。
本発明の目的は、このような電圧リミツタ方式
において、実用的なリミツタ回路の具体例ならび
にその応用例を提供することにある。
において、実用的なリミツタ回路の具体例ならび
にその応用例を提供することにある。
本発明は外部印加電源電圧をチツプ内でより低
電圧に降下させる手段をもち、その降下させた電
圧を基準にして、チツプ内の少なくとも一部の回
路が動作する半導体集積回路に特徴があり、より
具体的には整流特性をもつ素子を含む回路の出力
電圧が外部印加電源電圧依存性をもち、該出力電
圧に応答する素子によつて、降下させる電圧が制
御されることを特長とする。
電圧に降下させる手段をもち、その降下させた電
圧を基準にして、チツプ内の少なくとも一部の回
路が動作する半導体集積回路に特徴があり、より
具体的には整流特性をもつ素子を含む回路の出力
電圧が外部印加電源電圧依存性をもち、該出力電
圧に応答する素子によつて、降下させる電圧が制
御されることを特長とする。
まず、Vccに対して各種のVL特性をもたせる
電圧リミツタ回路形式とそれらの具体例を述べ、
次に電圧リミツタへの給電法ならびに大きな負荷
を駆動するのに好適な電圧リミツタ用バツフア回
路について具体的実施例を述べる。
電圧リミツタ回路形式とそれらの具体例を述べ、
次に電圧リミツタへの給電法ならびに大きな負荷
を駆動するのに好適な電圧リミツタ用バツフア回
路について具体的実施例を述べる。
第3図〜第6図は、電圧リミツタ回路の基本概
念を示したものである。すなわち第3図は、たと
えばすでに出願した特願昭56−168698号の第14
図のR3を可変にし、かつ出力電圧VLが入力され
る負荷に対する電流駆動能力を高めるために、ト
ランジスタQを用いたものである。ここでトラン
ジスタQの制御端子電圧VGは、外部電源電圧
Vccの変化に対して変化する特性をもち、これは
回路REFの出力電圧である。すなわち、第4図
のように、VCCを0Vから徐々に増大させていつた
場合、あるVCCの点VPでVGがトランジスタQをオ
ンにするものとする。このVP以上のVCCでは、Q
は常にオンになるから、基本回路BL全体の実効
的インピーダンスは低下し、したがつて実効的イ
ンピーダンスRとの比が変化し、第4図のように
VP以上のVCCで傾斜の異なる直線となる。ここで
VGは、VP以上のVCCで0Vから急激にある電圧に
立ち上がる例を第4図で示したが、VCCが0Vから
変化させた場合に、VGは0Vから徐々に上昇し、
VP点でトランジスタQをオンにする電圧レベル
になる特性でもよい。VGがあるVCC電圧以上で急
激に立ち上がる例は、特願昭56−168698号に示し
たように整流特性をもつ素子の縦続接続で回路
REFを実現できる。また徐々に立ち上がる例は、
単純な抵抗分割回路で回路REFを実現できる。
尚、第4図VLのVCCに対する係数は、Rとトラン
ジスタQの設計によつて任意に変えられる。
念を示したものである。すなわち第3図は、たと
えばすでに出願した特願昭56−168698号の第14
図のR3を可変にし、かつ出力電圧VLが入力され
る負荷に対する電流駆動能力を高めるために、ト
ランジスタQを用いたものである。ここでトラン
ジスタQの制御端子電圧VGは、外部電源電圧
Vccの変化に対して変化する特性をもち、これは
回路REFの出力電圧である。すなわち、第4図
のように、VCCを0Vから徐々に増大させていつた
場合、あるVCCの点VPでVGがトランジスタQをオ
ンにするものとする。このVP以上のVCCでは、Q
は常にオンになるから、基本回路BL全体の実効
的インピーダンスは低下し、したがつて実効的イ
ンピーダンスRとの比が変化し、第4図のように
VP以上のVCCで傾斜の異なる直線となる。ここで
VGは、VP以上のVCCで0Vから急激にある電圧に
立ち上がる例を第4図で示したが、VCCが0Vから
変化させた場合に、VGは0Vから徐々に上昇し、
VP点でトランジスタQをオンにする電圧レベル
になる特性でもよい。VGがあるVCC電圧以上で急
激に立ち上がる例は、特願昭56−168698号に示し
たように整流特性をもつ素子の縦続接続で回路
REFを実現できる。また徐々に立ち上がる例は、
単純な抵抗分割回路で回路REFを実現できる。
尚、第4図VLのVCCに対する係数は、Rとトラン
ジスタQの設計によつて任意に変えられる。
第5図は、第3図と同じ基本回路BLを用いた
他の実施例である。第3図が、VCC側からVLをと
り出すのに対して、アース側からVLをとり出し
た例である。回路REFからの出力電圧VGの特性
が、VP以上のVccでトランジスタQがオンとな
るようにしておけば、基本回路BL全体の実効的
インピーダンスと、実効的インピーダンスRによ
つてVLは決定されるから、VLは第6図のように
なる。
他の実施例である。第3図が、VCC側からVLをと
り出すのに対して、アース側からVLをとり出し
た例である。回路REFからの出力電圧VGの特性
が、VP以上のVccでトランジスタQがオンとな
るようにしておけば、基本回路BL全体の実効的
インピーダンスと、実効的インピーダンスRによ
つてVLは決定されるから、VLは第6図のように
なる。
尚、第3図、第5図はトランジスタとして
MOSを例にとつたが、バイポーラトランジスタ
でもさしつかえない。特に第1図、第2図の例
で、チツプ全体がMOSで構成される場合には、
第3図、第5図は一般にMOSトランジスタで構
成した方が設計しやすく、チツプ全体がバイポー
ラトランジスタの場合にはバイポーラトランジス
タで構成した方がよい。しかし場合によつては、
チツプがMOSトランジスタとバイポーラトラン
ジスタで構成される場合がある。この場合には、
用途に応じて、第3図、第5図の回路にはMOS
トランジスタ、バイポーラトランジスタあるいは
それらの混在形を使えることは明らかである。ま
た回路REFの特性例としては、第4図、第6図
をあげたが、特にこの例に限定されることはな
く、VL設計の目的に応じて、回路REFの特性を
定めればよい。またVP以上のVCCで、VLのVCCに
対する変化率(係数)を変える目的は、特願昭56
−168698号にも明らかなように、リミツタ回路の
負荷となる、あるいはVLが印加される微細素子
を過大電圧から保護することにある。この場合の
問題点は、通常の動作電圧(ノミナル電圧)VCC
と、たとえば電圧マージン測定時に印加できる許
容最大電圧VCCを、VPに対してどのような位置関
係で決めるかである。これについては、たとえば
第4図では、通常の動作点VCCをVP以下に、また
電圧マージン測定時の許容電圧VCCをVP以上に設
定することもできる。これによつてVLはVCCに一
致するので、通常の動作条件では比較的高い動作
電圧で第1図、第2図の回路A,A′,Bが設計
できるので、設計が容易である。またVLの変化
率が小になつた分だけ微細素子が保護される結
果、マージン測定時の許容電圧VCCを大きな値に
とれる。しかし場合によつては通常動作電圧VCC
をVP以上に設定することも可能である。この場
合、回路によつては、VLのVCCに対する変化が少
ないために、外部電源VCCが変化しても、より安
定に動作する回路設計が可能となる。なお第6図
の例では、通常の動作点をVP以上に設定せざる
を得ないことは明らかである。
MOSを例にとつたが、バイポーラトランジスタ
でもさしつかえない。特に第1図、第2図の例
で、チツプ全体がMOSで構成される場合には、
第3図、第5図は一般にMOSトランジスタで構
成した方が設計しやすく、チツプ全体がバイポー
ラトランジスタの場合にはバイポーラトランジス
タで構成した方がよい。しかし場合によつては、
チツプがMOSトランジスタとバイポーラトラン
ジスタで構成される場合がある。この場合には、
用途に応じて、第3図、第5図の回路にはMOS
トランジスタ、バイポーラトランジスタあるいは
それらの混在形を使えることは明らかである。ま
た回路REFの特性例としては、第4図、第6図
をあげたが、特にこの例に限定されることはな
く、VL設計の目的に応じて、回路REFの特性を
定めればよい。またVP以上のVCCで、VLのVCCに
対する変化率(係数)を変える目的は、特願昭56
−168698号にも明らかなように、リミツタ回路の
負荷となる、あるいはVLが印加される微細素子
を過大電圧から保護することにある。この場合の
問題点は、通常の動作電圧(ノミナル電圧)VCC
と、たとえば電圧マージン測定時に印加できる許
容最大電圧VCCを、VPに対してどのような位置関
係で決めるかである。これについては、たとえば
第4図では、通常の動作点VCCをVP以下に、また
電圧マージン測定時の許容電圧VCCをVP以上に設
定することもできる。これによつてVLはVCCに一
致するので、通常の動作条件では比較的高い動作
電圧で第1図、第2図の回路A,A′,Bが設計
できるので、設計が容易である。またVLの変化
率が小になつた分だけ微細素子が保護される結
果、マージン測定時の許容電圧VCCを大きな値に
とれる。しかし場合によつては通常動作電圧VCC
をVP以上に設定することも可能である。この場
合、回路によつては、VLのVCCに対する変化が少
ないために、外部電源VCCが変化しても、より安
定に動作する回路設計が可能となる。なお第6図
の例では、通常の動作点をVP以上に設定せざる
を得ないことは明らかである。
次に第3図を例に、第3図の回路を基本にして
VLのVCCに対する特性を種々変化させた実施例を
述べる。第7図、第8図は、第3図の回路の実効
的インピーダンスRに並列に基本回路BLをk個
接続した例である。ただしVP0でBL0がまずオン
し、次にVP1でBL1がオンし、最後にVPkでBLkが
オンするというように各BL内の回路REFが設定
されている。またそれぞれのVLのVCCに対する変
化係数が変えられるように各BL内のトランジス
タが設計されている。VCCが大になるにつれてR
に対して並列にインピーダンスが次々に加わるこ
とになるので、VLの全体特性はVP0以上のVCCで
凹形になる。本回路は、特願昭56−168698号第1
7図において、エージング時にスイツチを用いて
Rに並列にインピーダンスを挿入してVLのVCCに
対する係数を大にする例の具体的でかつ一般的な
実施例ともいえる。ただし本実施例では、それぞ
れ異なるVPでVLの変化係数を異ならしめている
点に特長がある。本回路は、通常動作時の動作の
安定度ならびに第2図の方式における効果的なエ
ージングという点で実用的な回路である。例えば
通常のVCC動作点を、安定動作せしめるために
VCCに対してできるだけVLが変化しないすなわち
変化係数が小さい点に設定し、エージング時に
は、特願昭56−168698号で述べられているよう
に、大きな寸法のトランジスタと小さな寸法のト
ランジスタのストレス電圧条件をほぼ等しくする
ように、変化係数の大きい点に設定する。たとえ
ば、第7図において、BL0とBL1のみを使用した
場合、第8図において、VP0(たとえば2〜3V)
とVP1(たとえば6V)の間では変化係数を小さく
し、この間にVccに関しての通常動作点(たとえ
ば5V)を設定し、一方VP1とVP2(たとえば7〜
9V)の間では変化係数を大にして、この間にエ
ージング動作点(たとえばVCC=8V)を設定すれ
ばよい。尚、設計の目的によつてはBL2,BL3と
多数用いて、任意のVCC点に動作電圧点とエージ
ング電圧点を設定できることは明らかである。ま
た多数のBLを用いることによつて、VL特性を
VCCに対してより滑らかにすることもできるため
に内部回路の動作がより安定にできる。さらに
は、エージング時にVCC電圧が高いので、電圧リ
ミツタ回路自身を高耐圧トランジスタで構成する
ことも有効である。このためには、たとえば第2
図の方式で、電圧リミツタ回路を大きい寸法のト
ランジスタで構成すればよい。
VLのVCCに対する特性を種々変化させた実施例を
述べる。第7図、第8図は、第3図の回路の実効
的インピーダンスRに並列に基本回路BLをk個
接続した例である。ただしVP0でBL0がまずオン
し、次にVP1でBL1がオンし、最後にVPkでBLkが
オンするというように各BL内の回路REFが設定
されている。またそれぞれのVLのVCCに対する変
化係数が変えられるように各BL内のトランジス
タが設計されている。VCCが大になるにつれてR
に対して並列にインピーダンスが次々に加わるこ
とになるので、VLの全体特性はVP0以上のVCCで
凹形になる。本回路は、特願昭56−168698号第1
7図において、エージング時にスイツチを用いて
Rに並列にインピーダンスを挿入してVLのVCCに
対する係数を大にする例の具体的でかつ一般的な
実施例ともいえる。ただし本実施例では、それぞ
れ異なるVPでVLの変化係数を異ならしめている
点に特長がある。本回路は、通常動作時の動作の
安定度ならびに第2図の方式における効果的なエ
ージングという点で実用的な回路である。例えば
通常のVCC動作点を、安定動作せしめるために
VCCに対してできるだけVLが変化しないすなわち
変化係数が小さい点に設定し、エージング時に
は、特願昭56−168698号で述べられているよう
に、大きな寸法のトランジスタと小さな寸法のト
ランジスタのストレス電圧条件をほぼ等しくする
ように、変化係数の大きい点に設定する。たとえ
ば、第7図において、BL0とBL1のみを使用した
場合、第8図において、VP0(たとえば2〜3V)
とVP1(たとえば6V)の間では変化係数を小さく
し、この間にVccに関しての通常動作点(たとえ
ば5V)を設定し、一方VP1とVP2(たとえば7〜
9V)の間では変化係数を大にして、この間にエ
ージング動作点(たとえばVCC=8V)を設定すれ
ばよい。尚、設計の目的によつてはBL2,BL3と
多数用いて、任意のVCC点に動作電圧点とエージ
ング電圧点を設定できることは明らかである。ま
た多数のBLを用いることによつて、VL特性を
VCCに対してより滑らかにすることもできるため
に内部回路の動作がより安定にできる。さらに
は、エージング時にVCC電圧が高いので、電圧リ
ミツタ回路自身を高耐圧トランジスタで構成する
ことも有効である。このためには、たとえば第2
図の方式で、電圧リミツタ回路を大きい寸法のト
ランジスタで構成すればよい。
第9図、第10図は、基本回路BLをアース側
に並列に接続した例である。前述したように各
BLを設計すれば、VLの全体特性はVCCに対して
凸形にできる。この特性は、たとえば第1図の方
式において、回路A′を過大VL電圧から保護する
のに有効である。これによつてチツプ全体のVCC
電圧マージンを測定する場合、微細素子を破壊す
ることなく、十分高いVCCを印加できる利点があ
る。
に並列に接続した例である。前述したように各
BLを設計すれば、VLの全体特性はVCCに対して
凸形にできる。この特性は、たとえば第1図の方
式において、回路A′を過大VL電圧から保護する
のに有効である。これによつてチツプ全体のVCC
電圧マージンを測定する場合、微細素子を破壊す
ることなく、十分高いVCCを印加できる利点があ
る。
尚、用途によつては、第7図、第9図を混在さ
せることもできる。たとえば通常動作点は変化係
数の少ない点に設定し、エージング時には変化係
数の大きい点に設定する。これらは第7図の回路
のBL0とBL1で実現する。さらにこのエージング
条件のVCC以上で、素子の永久破壊を防ぐため
に、再び変化係数を少なくするために、第9図の
回路形式のように、他のBLをBL0と並列に動作
するように接続する。こうすることによつてエー
ジング条件のVCC以上でも素子が破壊しにくい回
路が設計できることになる。
せることもできる。たとえば通常動作点は変化係
数の少ない点に設定し、エージング時には変化係
数の大きい点に設定する。これらは第7図の回路
のBL0とBL1で実現する。さらにこのエージング
条件のVCC以上で、素子の永久破壊を防ぐため
に、再び変化係数を少なくするために、第9図の
回路形式のように、他のBLをBL0と並列に動作
するように接続する。こうすることによつてエー
ジング条件のVCC以上でも素子が破壊しにくい回
路が設計できることになる。
第11図、第12図は、第3図の回路に並列に
基本回路BL′を接続することによつて、あるVCC
電圧V′P以上で、VLの変化率を負にしたものであ
る。すなわちVCCを増加させていくと、まずBL
内の回路REFの出力電圧VGがVP以上でトランジ
スタQがオンとなりVCCに対するVLの傾斜は減少
する。次にあるVCCすなわちV′Pで、BL′内のトラ
ンジスタQ′がオンになるようにREF′を設計して
おき、かつQ′のコンダクタンスが、Qのコンダ
クタンスよりも十分大きく設計しておけば、トラ
ンジスタQ′の導通後のVL特性は、BL′の特性で支
配され、VLは第12図のように負の傾斜となる。
基本回路BL′を接続することによつて、あるVCC
電圧V′P以上で、VLの変化率を負にしたものであ
る。すなわちVCCを増加させていくと、まずBL
内の回路REFの出力電圧VGがVP以上でトランジ
スタQがオンとなりVCCに対するVLの傾斜は減少
する。次にあるVCCすなわちV′Pで、BL′内のトラ
ンジスタQ′がオンになるようにREF′を設計して
おき、かつQ′のコンダクタンスが、Qのコンダ
クタンスよりも十分大きく設計しておけば、トラ
ンジスタQ′の導通後のVL特性は、BL′の特性で支
配され、VLは第12図のように負の傾斜となる。
本回路の特長は、微細素子の破壊電圧以下に上
記のVL降下点を設定しておけば、VCCを十分昇圧
しても、微細素子は破壊から完全に保護されるこ
とである。前述したように第7図のBL0とBL1を
用いた回路において、エージング時のVLに対応
したVCC以上のVCC領域で、本回路が作動するよ
うに設計すれば、エーシング条件以上にVCCが上
昇しても素子破壊が防げるので、特に効果的であ
ることは明らかである。
記のVL降下点を設定しておけば、VCCを十分昇圧
しても、微細素子は破壊から完全に保護されるこ
とである。前述したように第7図のBL0とBL1を
用いた回路において、エージング時のVLに対応
したVCC以上のVCC領域で、本回路が作動するよ
うに設計すれば、エーシング条件以上にVCCが上
昇しても素子破壊が防げるので、特に効果的であ
ることは明らかである。
尚、第5図においても、第3図の例と同様に、
BLを並列接続することによつて任意のVL特性が
得られることは明らかである。
BLを並列接続することによつて任意のVL特性が
得られることは明らかである。
以上電圧リミツタ回路の概念例を述べてきた
が、以下ではこれらの概念に基づいた具体的回路
例について述べる。
が、以下ではこれらの概念に基づいた具体的回路
例について述べる。
第13図は、バイポーラトランジスタを用いた
第3図の実施例である。CVRは定型圧回路であ
り、その両端子電圧はVCCとは無関係にほぼ一定
となるような、例えばツエナーダイオードあるい
は通常のダイオードの縦続接続されたものであ
る。Aは、よく知られている定電圧回路である。
これについては、電波科学1982年、2月号、
P.111あるいは、Transistor Circuit Analysis,
Joyce and Clarke著、Addison−Wesley
Publishing Company,Ine.,P.207に詳しい。し
かしこのままでは、VLは定電圧なので、エージ
ング実施時などには不都合である。そこでこの欠
点を解決したのがBである。CVRと抵抗rが直
列接続されているために、Cに示すように、VL
はVCCに対して傾斜をもつようになる。
第3図の実施例である。CVRは定型圧回路であ
り、その両端子電圧はVCCとは無関係にほぼ一定
となるような、例えばツエナーダイオードあるい
は通常のダイオードの縦続接続されたものであ
る。Aは、よく知られている定電圧回路である。
これについては、電波科学1982年、2月号、
P.111あるいは、Transistor Circuit Analysis,
Joyce and Clarke著、Addison−Wesley
Publishing Company,Ine.,P.207に詳しい。し
かしこのままでは、VLは定電圧なので、エージ
ング実施時などには不都合である。そこでこの欠
点を解決したのがBである。CVRと抵抗rが直
列接続されているために、Cに示すように、VL
はVCCに対して傾斜をもつようになる。
第14図は他の実施例である。Aは、周知のエ
ミツタフオロアを用いた定電圧電源回路であり、
やはりVLは定電圧なので、Bではその解決策と
して抵抗rを使用している。これによつてCのよ
うな特性となる。
ミツタフオロアを用いた定電圧電源回路であり、
やはりVLは定電圧なので、Bではその解決策と
して抵抗rを使用している。これによつてCのよ
うな特性となる。
これら第13図、第14図の例は、特に第1図
のような方式に好適である。すなわち第1図にお
いて、入出力インターフエース関連回路には、通
常大きな電流が流れるため、それにみあつて電圧
リミツタにも大きな電流駆動能力が要求される。
これにはバイポーラトランジスタで構成された電
圧リミツタが適することは明らかである。
のような方式に好適である。すなわち第1図にお
いて、入出力インターフエース関連回路には、通
常大きな電流が流れるため、それにみあつて電圧
リミツタにも大きな電流駆動能力が要求される。
これにはバイポーラトランジスタで構成された電
圧リミツタが適することは明らかである。
次に第3図、第7図、第9図、第11図をもと
に、電圧リミツタをMOSトランジスタで構成し
た具体例を述べる。
に、電圧リミツタをMOSトランジスタで構成し
た具体例を述べる。
第15図は、VLとしてある特定の電圧V.以上
のVCCで傾斜mの特性をもたせた第4図の具体的
特性例である。V0以上の電圧でVLの変化が少な
くなるため、その分だけ微細素子の破壊がおこり
にくくなる。
のVCCで傾斜mの特性をもたせた第4図の具体的
特性例である。V0以上の電圧でVLの変化が少な
くなるため、その分だけ微細素子の破壊がおこり
にくくなる。
なお、V0以下のVCCでVL=VCCとしているのは
以下の理由による。一般にMOSTは動作電圧が
低くなるにつれてトランジスタのしきい値電圧降
下によつて速度が劣化する。これを防ぐためには
V0以下のVCCのような低電圧側でできるだけ高い
電圧にすることが望ましい。すなわちVCCである
ことが望ましい。
以下の理由による。一般にMOSTは動作電圧が
低くなるにつれてトランジスタのしきい値電圧降
下によつて速度が劣化する。これを防ぐためには
V0以下のVCCのような低電圧側でできるだけ高い
電圧にすることが望ましい。すなわちVCCである
ことが望ましい。
第16図は、そのための具体的な回路の実施例
で第3図の具体例に相当する。
で第3図の具体例に相当する。
本回路の特徴は、出力電圧VLがMOSトランジ
スタQ0とQlのコンダクタンスの比で決まり、
MOSトランジスタQlのコンダクタンスがVLで制
御されることにある。
スタQ0とQlのコンダクタンスの比で決まり、
MOSトランジスタQlのコンダクタンスがVLで制
御されることにある。
本回路では、制御開始電圧V0ならびに傾斜m
は、Q0のゲート電圧VGをVCC+Vth(o)(Vth(o)は、
MOSTQ0のしきい値電圧)とすれば、 V0=o 〓i=1 Vth(i)+Vth(l) m={1+√(l)(o)}-1 と表わされる。ここで、β(o),β(l)は、Q0,Ql
のチヤネルコンダクタンス、Vth(i)(i=1〜
n),Vth(l)は、MOSトランジスタQi(i=1〜
n)、Qlのしきい値電圧、nは Qiの段数である。
は、Q0のゲート電圧VGをVCC+Vth(o)(Vth(o)は、
MOSTQ0のしきい値電圧)とすれば、 V0=o 〓i=1 Vth(i)+Vth(l) m={1+√(l)(o)}-1 と表わされる。ここで、β(o),β(l)は、Q0,Ql
のチヤネルコンダクタンス、Vth(i)(i=1〜
n),Vth(l)は、MOSトランジスタQi(i=1〜
n)、Qlのしきい値電圧、nは Qiの段数である。
したがつて、V0,mは、n,Vth(i),Vth(l),
β(l)/β(o)によつて任意にかえることができる。
またV0以下の場合はVL=VCCとするのが望ましい
ことを前に述べたが、V0以下では、Qlがオフだ
からVLはV0で決まる。したがつて、このために
はQ0のVGはVCC+Vth(o)以上の高い電圧でなけれ
ばならない。
β(l)/β(o)によつて任意にかえることができる。
またV0以下の場合はVL=VCCとするのが望ましい
ことを前に述べたが、V0以下では、Qlがオフだ
からVLはV0で決まる。したがつて、このために
はQ0のVGはVCC+Vth(o)以上の高い電圧でなけれ
ばならない。
尚、計算を単純化し、説明を見通しよくするた
めに、第16図は実際の回路とは多少異なる。す
なわち実用的回路としては、後述の第27図のよ
うに、縦続接続されたトランジスタのn番目に、
さらに同様な結線のトランジスタをアースとの間
に接続する必要がある。すなわちアースに向つて
一種のダイオード接続することになる。これは
VCCを高い電圧側から低い電圧側へ可変にした場
合に縦続接続されたトランジスタのノードが浮遊
状態になつて電荷がとり残されるのを防ぐための
ものである。以下の実施例でも説明の都合上省略
してある。
めに、第16図は実際の回路とは多少異なる。す
なわち実用的回路としては、後述の第27図のよ
うに、縦続接続されたトランジスタのn番目に、
さらに同様な結線のトランジスタをアースとの間
に接続する必要がある。すなわちアースに向つて
一種のダイオード接続することになる。これは
VCCを高い電圧側から低い電圧側へ可変にした場
合に縦続接続されたトランジスタのノードが浮遊
状態になつて電荷がとり残されるのを防ぐための
ものである。以下の実施例でも説明の都合上省略
してある。
第17図は、特願昭56−168698号にて述べたよ
うに、V′0以上で微細トランジスタに対して、エ
ージングを効果的に行うために、m′>mにした
特性例である。
うに、V′0以上で微細トランジスタに対して、エ
ージングを効果的に行うために、m′>mにした
特性例である。
第18図は、そのための具体的な回路の実施例
である。これらは第7,8図の具体例に相当す
る。本回路の特徴は、第16図に示した回路の端
子1と端子2の間に、DCV1と同様な回路DCV
2を付加することによつて、V′0以上でDCV1に
対する負荷のコンダクタンスを増加させ、VLの
傾斜を増加させることにある。
である。これらは第7,8図の具体例に相当す
る。本回路の特徴は、第16図に示した回路の端
子1と端子2の間に、DCV1と同様な回路DCV
2を付加することによつて、V′0以上でDCV1に
対する負荷のコンダクタンスを増加させ、VLの
傾斜を増加させることにある。
本回路では、第2の制御開始電圧V′0は、
V′0=V0+{o′
〓i=1
Vth(i)+V′th(l)}/(1−m)
で表わされる。また傾斜m′は、MOSトランジス
タQ0とQ′lのコンダクタンスの和とMOSトランジ
スタQlのコンダクタンスの比によつて決定され
る。ここで、V′th(i)(i=1〜n′)、V′th(l)は、
そ
れぞれMOSトランジスタQ′1(i=1〜n′),Q′lの
しきい値電圧である。
タQ0とQ′lのコンダクタンスの和とMOSトランジ
スタQlのコンダクタンスの比によつて決定され
る。ここで、V′th(i)(i=1〜n′)、V′th(l)は、
そ
れぞれMOSトランジスタQ′1(i=1〜n′),Q′lの
しきい値電圧である。
したがつて、V′0,m′は、n,n′,β(l),β′(l)
,
Vth(i),V′th(i),V′th(l)によつて任意にかえること
ができる。ここでβ′(l)は、MOSトランジスタQ′l
のチヤネルコンダクタンスである。
,
Vth(i),V′th(i),V′th(l)によつて任意にかえること
ができる。ここでβ′(l)は、MOSトランジスタQ′l
のチヤネルコンダクタンスである。
第19図は、V″0以上で、あるいは、V′0とV″0
の間とV″0以上のVCCの2点でエージングさせる
ために、m′<m″にした特性例である。
の間とV″0以上のVCCの2点でエージングさせる
ために、m′<m″にした特性例である。
第20図は、そのための具体的な回路の実施例
である。これらは第7,8図の具体例に相当す
る。本回路の特徴は、第16図に示した回路の端
子1と端子2の間に、回路DCV1と同様な回路
DCV2とDCV3を付加することによつて、DCV
1に対する負荷のコンダクタンスを順次増加さ
せ、V′0とV″0の2点でVLの傾斜を2段階に増加
させることにある。
である。これらは第7,8図の具体例に相当す
る。本回路の特徴は、第16図に示した回路の端
子1と端子2の間に、回路DCV1と同様な回路
DCV2とDCV3を付加することによつて、DCV
1に対する負荷のコンダクタンスを順次増加さ
せ、V′0とV″0の2点でVLの傾斜を2段階に増加
させることにある。
本回路では、第2、第3の制御開始電圧V′0,
V″0は、それぞれ、 V′0=V0+{o′ 〓i=1 V′th(i)+V′th(l)}/(1−m) V″0=V′0+{o″ 〓i=1 V″th(i)+V″th(l)−o 〓i=1 V′th(i)−V′th(l)}/(1−m′) で表わされる。ここで、V″th(i)(i=1〜n″)、
V″th(l)は、それぞれMOSトランジスタQ″i(i=
1〜n″),Q″lのしきい値電圧である。また、傾斜
m′は、MOSトランジスタQ0とQ′lのコンダクタン
スの和と、MOSトランジスタQlのコンダクタン
スの比で、m″は、MOSトランジスタQ0,Q′l,
Q″lのコンダクタンスの和とQlのコンダクタンス
の比で決定される。
V″0は、それぞれ、 V′0=V0+{o′ 〓i=1 V′th(i)+V′th(l)}/(1−m) V″0=V′0+{o″ 〓i=1 V″th(i)+V″th(l)−o 〓i=1 V′th(i)−V′th(l)}/(1−m′) で表わされる。ここで、V″th(i)(i=1〜n″)、
V″th(l)は、それぞれMOSトランジスタQ″i(i=
1〜n″),Q″lのしきい値電圧である。また、傾斜
m′は、MOSトランジスタQ0とQ′lのコンダクタン
スの和と、MOSトランジスタQlのコンダクタン
スの比で、m″は、MOSトランジスタQ0,Q′l,
Q″lのコンダクタンスの和とQlのコンダクタンス
の比で決定される。
したがつて、V′0とm′は、n,n′,β(o),β(l),
β′(l),Vth(i),Vth(l)V′th(i),V′th(l)によつて
、ま
た、V″0とm″は、n,n′,n″,β(o),β(l),
β′(l),β″(l),Vth(i),Vth(l),V′th(i),V′th(
l),
V″th(i),V″th(l)によつて任意にかえることができ
る。ここで、β″(l)は、Q″lのチヤネルコンダクタ
ンスである。
β′(l),Vth(i),Vth(l)V′th(i),V′th(l)によつて
、ま
た、V″0とm″は、n,n′,n″,β(o),β(l),
β′(l),β″(l),Vth(i),Vth(l),V′th(i),V′th(
l),
V″th(i),V″th(l)によつて任意にかえることができ
る。ここで、β″(l)は、Q″lのチヤネルコンダクタ
ンスである。
第21図は、V′0以上で、さらに素子に対する
保護効果を強めるためにm>m′にした特性例で
ある。
保護効果を強めるためにm>m′にした特性例で
ある。
第22図は、そのための具体的な回路の実施例
である。これらは第9,10図の具体例に相当す
る。本回路の特徴は、第16図に示した回路の端
子2とグランドの間に、DCV1と同様な回路
DCV2を付加することによつて、V′0でトランジ
スタQ0に対する負荷のコンダクタンスを増加さ
せVLの傾斜を減少させることにある。
である。これらは第9,10図の具体例に相当す
る。本回路の特徴は、第16図に示した回路の端
子2とグランドの間に、DCV1と同様な回路
DCV2を付加することによつて、V′0でトランジ
スタQ0に対する負荷のコンダクタンスを増加さ
せVLの傾斜を減少させることにある。
本回路では、第2の制御開始電圧V′0は、
V′0=−1−m/mV0+{o′
〓i=1
V′th(i)+V′th(l)}/m
で表わされる。また傾斜m′は、Q0のコンダクタ
ンスと、QlとQ′lのコンダクタンスの和の比で表
わされる。
ンスと、QlとQ′lのコンダクタンスの和の比で表
わされる。
したがつて、V′0とm′は、n,n′,β(o),β(l),
β′(l),Vth(i),Vth(l),V′th(i),V′th(l)によつ
て任
意にかえることができる。
β′(l),Vth(i),Vth(l),V′th(i),V′th(l)によつ
て任
意にかえることができる。
第23図は、V0″以上で再び素子に対する保護
効果を与えるためにm′>m″にした特性例である。
効果を与えるためにm′>m″にした特性例である。
第24図は、そのための具体的回路の実施例で
ある。これは第7,9図を混在させた例に相当す
る。本回路の特徴は、前の第18図と第21図の
実施例とを混在させることによつて、V0′と
V0″の2点でVLの傾斜を増加、減少させることに
ある。
ある。これは第7,9図を混在させた例に相当す
る。本回路の特徴は、前の第18図と第21図の
実施例とを混在させることによつて、V0′と
V0″の2点でVLの傾斜を増加、減少させることに
ある。
本回路では、第2、第3の制御開始電圧V0′,
V0″は、それぞれ、 V0′=V0+{o′ 〓i=1 V′th(i)+V′th(l)}/1−m) V0″=V0′+{o″ 〓i=1 V″th(i)+V″th(l)+o′ 〓i=1 V′th(i)+V′th(l)−V0′}/m′ で表わされる。また、傾斜m′は、Q0とQl′のコン
ダクタンスの和とQlのコンダクタンスの比で、
m″は、Q0とQl′のコンダクタンスの和と、Qlと
Ql″のコンダクタンスの和の比で表わされる。
V0″は、それぞれ、 V0′=V0+{o′ 〓i=1 V′th(i)+V′th(l)}/1−m) V0″=V0′+{o″ 〓i=1 V″th(i)+V″th(l)+o′ 〓i=1 V′th(i)+V′th(l)−V0′}/m′ で表わされる。また、傾斜m′は、Q0とQl′のコン
ダクタンスの和とQlのコンダクタンスの比で、
m″は、Q0とQl′のコンダクタンスの和と、Qlと
Ql″のコンダクタンスの和の比で表わされる。
したがつて、V0′とm′は、n,n′,β(o),β(l),
β′(l),Vth(i),Vth(l),V′th(i),V′th(l)によつ
て、
また、V0″とm″は、n,n′,n″,β(o),β(l),
β′(l),β″(l),Vth(i),Vth(l),V′th(i),V′th(
l),
V″th(i),V″th(l)によつて任意にかえることができ
る。
β′(l),Vth(i),Vth(l),V′th(i),V′th(l)によつ
て、
また、V0″とm″は、n,n′,n″,β(o),β(l),
β′(l),β″(l),Vth(i),Vth(l),V′th(i),V′th(
l),
V″th(i),V″th(l)によつて任意にかえることができ
る。
第25図は、V0′以上で電源を降下させ、素子
を高電圧から完全に保護するため、m′<0にし
た特性例である。
を高電圧から完全に保護するため、m′<0にし
た特性例である。
第26図は、そのための具体的回路の実施例で
ある。これらは第11,12図の具体例に相当す
る。本回路の特徴は、第16図に示した回路の端
子1にDCV2のQ1′のドレイン、端子2にQl′の
ドレイン、グランドにQl′のソースを接続するこ
とによつて、Ql′のコンダクタンスをVCCで制御
するようにし、かつQl′のコンダクタンスQ0のコ
ンダクタンスよりも大きくし、m′<0としたこ
とにある。
ある。これらは第11,12図の具体例に相当す
る。本回路の特徴は、第16図に示した回路の端
子1にDCV2のQ1′のドレイン、端子2にQl′の
ドレイン、グランドにQl′のソースを接続するこ
とによつて、Ql′のコンダクタンスをVCCで制御
するようにし、かつQl′のコンダクタンスQ0のコ
ンダクタンスよりも大きくし、m′<0としたこ
とにある。
本回路では、第2の制御開始電圧V0′ならびに
傾斜m′は、β′(l)#β(o)とすれば、 V0′=o′ 〓i=1 V′th(i)+V′th(l) m′=1−√′(l)(o) と表わされる。
傾斜m′は、β′(l)#β(o)とすれば、 V0′=o′ 〓i=1 V′th(i)+V′th(l) m′=1−√′(l)(o) と表わされる。
したがつて、V0′,m′は、n′,V′th(i),V′th(l)
,
β′(l)/β(o)によつて任意にかえられる。
,
β′(l)/β(o)によつて任意にかえられる。
第27,28図は、本回路の具体例とその特性
例である。トランジスタしきい値はすべて1Vで
あり、VG=VCC+Vth(o)としている。またカツコ
内の数字はトランジスタのチヤネル幅をチヤネル
長で割つた値を示し、第28図はQl′のその値
Wl/LlをパラメータにしたVLを示す。
例である。トランジスタしきい値はすべて1Vで
あり、VG=VCC+Vth(o)としている。またカツコ
内の数字はトランジスタのチヤネル幅をチヤネル
長で割つた値を示し、第28図はQl′のその値
Wl/LlをパラメータにしたVLを示す。
さて、これまではQ0のゲート電圧は、VCC+
Vthと仮定してきた。これは、計算を簡略化し、
回路の特性を見通し良く記述するためである。し
かし、この電圧は、本質的には、VCC+Vthにこ
だわる必要がなく、設計の都合により任意にとる
ことができる。
Vthと仮定してきた。これは、計算を簡略化し、
回路の特性を見通し良く記述するためである。し
かし、この電圧は、本質的には、VCC+Vthにこ
だわる必要がなく、設計の都合により任意にとる
ことができる。
第29図Aは、第15図で述べたようにゲート
電圧VGをチツプ内で電源電圧VCC以上に昇圧させ
る具体的回路である。
電圧VGをチツプ内で電源電圧VCC以上に昇圧させ
る具体的回路である。
チツプ内の発振器OSCからの振幅VCCのパルス
φ1が0VからVCCに立ち上がるとき、Q1′によつて
あらかじめVCC−Vthに充電されていたノード
4′は、2VCC−Vthに昇圧される。
φ1が0VからVCCに立ち上がるとき、Q1′によつて
あらかじめVCC−Vthに充電されていたノード
4′は、2VCC−Vthに昇圧される。
これにともなつて、ノード4はQ2′によつてVth
だけ降下した電圧2(VCC−Vth)となる。次に、
φ1が0Vになつて、ノード2がVCCに立ち上がると
ノード4は、さらに昇圧されて3VCC−2Vthとな
る。したがつてノード5はQ2によつてVthだけ降
下した電圧3(VCC−Vth)となる。Q2′とQ2は一
種のダイオードだから、このサイクルを多数回続
けるとVGは、3(VCC−Vth)の直流電圧となる。
CP1,CP2の回路を多数段接続すれば、より高
電圧のVGが得られる。ここで、2段にした理由
は以下の通りである。すなわち、VCCが2.5Vと低
くなりVthが1Vにすると、1段ではVG=2(VCC
−Vth)であるから、VG=3Vとなる。しかし、こ
れでは、第15図のQ0のソース電圧VLはVCCより
低い2Vとなつてしまう。これに対して、2段に
するとVG=3(VCC−Vth)であるから、VG=
4.5Vとなる。したがつて、VLはVCCにできるから
第15図のようにV0以下でVL=VCCとできる。し
かし、逆にVCCが高電圧になる程VGは過大電圧に
なり関連するトランジスタを破壊してしまうおそ
れがある。そこでVCCの高電圧側で、何らかのVG
制限回路が必要となる。
だけ降下した電圧2(VCC−Vth)となる。次に、
φ1が0Vになつて、ノード2がVCCに立ち上がると
ノード4は、さらに昇圧されて3VCC−2Vthとな
る。したがつてノード5はQ2によつてVthだけ降
下した電圧3(VCC−Vth)となる。Q2′とQ2は一
種のダイオードだから、このサイクルを多数回続
けるとVGは、3(VCC−Vth)の直流電圧となる。
CP1,CP2の回路を多数段接続すれば、より高
電圧のVGが得られる。ここで、2段にした理由
は以下の通りである。すなわち、VCCが2.5Vと低
くなりVthが1Vにすると、1段ではVG=2(VCC
−Vth)であるから、VG=3Vとなる。しかし、こ
れでは、第15図のQ0のソース電圧VLはVCCより
低い2Vとなつてしまう。これに対して、2段に
するとVG=3(VCC−Vth)であるから、VG=
4.5Vとなる。したがつて、VLはVCCにできるから
第15図のようにV0以下でVL=VCCとできる。し
かし、逆にVCCが高電圧になる程VGは過大電圧に
なり関連するトランジスタを破壊してしまうおそ
れがある。そこでVCCの高電圧側で、何らかのVG
制限回路が必要となる。
第30図は、VCCの低圧電圧側でVG3(VCC−
Vth)と高い電圧にし、しかも、VCCの高電圧側
で関連するトランジスタを保護するために、VCC
+2Vthにした例である。ここで、これまで述べた
回路、たとえば第16,18,20,22,2
4,26図の全体回路もVGの負荷としてLM1で
示した。保護回路CL1は、VGがVCC+2Vth以上
になろうとするとQ1,Q2を通して電流が流れる
結果VCC+2Vthに固定されてしまう。本回路で
は、CL1が作動するVCCは3(VCC−Vth)=VCC+
2VthからVCC=5/2Vthとなる。
Vth)と高い電圧にし、しかも、VCCの高電圧側
で関連するトランジスタを保護するために、VCC
+2Vthにした例である。ここで、これまで述べた
回路、たとえば第16,18,20,22,2
4,26図の全体回路もVGの負荷としてLM1で
示した。保護回路CL1は、VGがVCC+2Vth以上
になろうとするとQ1,Q2を通して電流が流れる
結果VCC+2Vthに固定されてしまう。本回路で
は、CL1が作動するVCCは3(VCC−Vth)=VCC+
2VthからVCC=5/2Vthとなる。
第31図は、INV1,INV2の具体的な回路
である。出力パルスφ0がCP1,CP2に印加され
る。
である。出力パルスφ0がCP1,CP2に印加され
る。
発振回路OSCは、チツプに内蔵された回路で
構成できるが、第32図はシリコン基板に基板電
圧VBBを与えるためにチツプ内に内蔵したVBB発
生回路を流用した例である。この利点は、新たに
発振回路を設計する必要がないので、チツプ面積
の縮少に効果的である。さらに、電源電圧VCC投
入時に、VCCがある値に達してOSC′内の発振器が
発振してはじめてVBBが発生するが、これとほぼ
同時にVLも発生するので、VLの負荷として接続
されるトランジスタには、VBBが印加された状態
でVLが印加されるので、各トランジスタの動作
が正常に行われる。もしも、VBBが0Vの状態で各
トランジスタにVLが印加されると各トランジス
タのVthは正常な値ではないので、過大電流が流
れたり、トランジスタへのストレス条件が過酷に
なりトランジスタが破壊することもある。
構成できるが、第32図はシリコン基板に基板電
圧VBBを与えるためにチツプ内に内蔵したVBB発
生回路を流用した例である。この利点は、新たに
発振回路を設計する必要がないので、チツプ面積
の縮少に効果的である。さらに、電源電圧VCC投
入時に、VCCがある値に達してOSC′内の発振器が
発振してはじめてVBBが発生するが、これとほぼ
同時にVLも発生するので、VLの負荷として接続
されるトランジスタには、VBBが印加された状態
でVLが印加されるので、各トランジスタの動作
が正常に行われる。もしも、VBBが0Vの状態で各
トランジスタにVLが印加されると各トランジス
タのVthは正常な値ではないので、過大電流が流
れたり、トランジスタへのストレス条件が過酷に
なりトランジスタが破壊することもある。
次にバツフア回路の具体的実施例を述べる。電
圧リミツタの負荷として、大容量、あるいは負荷
変動の大きな負荷が付く場合がある。この場合に
は駆動能力の大きなバツフア回路を通してこれら
の大きな負荷を駆動する必要がある。この実現手
段として、第33図のように1個の駆動能力の大
きな、すなわちW/Lの大きなトランジスタを介
して負荷を駆動する、通常の方法が考えられる。
しかし、この方法では第34図に示すように、
VCCの低電圧側でVthだけの電圧降下があるので
性能が低下する。第35図は、Vth降下がなく、
駆動能力の大きなバツフア回路の具体例である。
VPPがVL+Vthよりも大で、RPをQ1の等価オン抵
抗よりもはるかに大きくしておけば、Q2のゲー
ト電圧はVL+Vthとなる。したがつてQ2のソース
電圧VL1はVLに等しくなる。Q2のW/Lを大にし
ておけば所望のバツフア回路が得られる。ここ
で、VCCが低電圧側では、VLはVCCになるからVPP
はVCC+Vth以上でなければならない。このため
めの回路として第29図全体の回路が使える。結
線としては第35図のQ1のドレインに第29図
のノード5を接続すればよい。ここで、ノード5
からみた実効的出力インピーダンスを第35図の
Q1の等価オン抵抗よりも十分大にするように、
たとえば、第29図のQ2のW/L、あるいはCB
の大きさ、あるいはOSCの発振周波数を適宜調
整すればよい。
圧リミツタの負荷として、大容量、あるいは負荷
変動の大きな負荷が付く場合がある。この場合に
は駆動能力の大きなバツフア回路を通してこれら
の大きな負荷を駆動する必要がある。この実現手
段として、第33図のように1個の駆動能力の大
きな、すなわちW/Lの大きなトランジスタを介
して負荷を駆動する、通常の方法が考えられる。
しかし、この方法では第34図に示すように、
VCCの低電圧側でVthだけの電圧降下があるので
性能が低下する。第35図は、Vth降下がなく、
駆動能力の大きなバツフア回路の具体例である。
VPPがVL+Vthよりも大で、RPをQ1の等価オン抵
抗よりもはるかに大きくしておけば、Q2のゲー
ト電圧はVL+Vthとなる。したがつてQ2のソース
電圧VL1はVLに等しくなる。Q2のW/Lを大にし
ておけば所望のバツフア回路が得られる。ここ
で、VCCが低電圧側では、VLはVCCになるからVPP
はVCC+Vth以上でなければならない。このため
めの回路として第29図全体の回路が使える。結
線としては第35図のQ1のドレインに第29図
のノード5を接続すればよい。ここで、ノード5
からみた実効的出力インピーダンスを第35図の
Q1の等価オン抵抗よりも十分大にするように、
たとえば、第29図のQ2のW/L、あるいはCB
の大きさ、あるいはOSCの発振周波数を適宜調
整すればよい。
さて、負荷によつてはその負荷の一部を構成す
るトランジスタのドレインにVLを与え、ゲート
にVL+Vthを与えてVth降下を防ぎ高速動作をさ
せる必要のある場合がある。第36図は、このた
めの実施例である。尚LM1として、たとえば第
16図の回路をVL1は前述のようにVLに等しくな
り、またQ4のゲート電圧はVL+2VthだからVL2は
VL+Vthになる。ここでQ6,Q7の役割は、VCCの
過渡変動時にVL1に不必要な電荷が残らないよう
にするためのものである。Q6はV0以上のVCCで動
作し、またQ7はV0−Vth以上のVCCで動作するよ
うにLM1内から図示するように結線されてい
る。ここで、Q6,Q7のW/LはQ2にくらべて十
分に小さく選ばれており、Q6,Q7を付加したこ
とによるVLへの影響を最小限にしている。ここ
でQ7はV0以下の領域で動作することを前に述べ
た。V0以下の領域では、Q2,Q4は非飽和領域の
動作状態(VGS−VthVD,VGS:ゲート・ソース
間電圧、VDS:ドレイン・ソース間電圧)である
から、余分な電荷はQ2,Q4を介してVCCに放電さ
れるため、Q7は原理的には不要であるが、VCC
V0の近傍ではQ2,Q4のオン抵抗が必要以上に大
なり、その効果が期待できない場合がある。した
がつてこのQ7を付加することにより、VCCがV0以
下の領域(V0−Vth)から、それ以上のリミツタ
が正常に動作している範囲までの広い領域で安定
なVL1の値を得ることができる。
るトランジスタのドレインにVLを与え、ゲート
にVL+Vthを与えてVth降下を防ぎ高速動作をさ
せる必要のある場合がある。第36図は、このた
めの実施例である。尚LM1として、たとえば第
16図の回路をVL1は前述のようにVLに等しくな
り、またQ4のゲート電圧はVL+2VthだからVL2は
VL+Vthになる。ここでQ6,Q7の役割は、VCCの
過渡変動時にVL1に不必要な電荷が残らないよう
にするためのものである。Q6はV0以上のVCCで動
作し、またQ7はV0−Vth以上のVCCで動作するよ
うにLM1内から図示するように結線されてい
る。ここで、Q6,Q7のW/LはQ2にくらべて十
分に小さく選ばれており、Q6,Q7を付加したこ
とによるVLへの影響を最小限にしている。ここ
でQ7はV0以下の領域で動作することを前に述べ
た。V0以下の領域では、Q2,Q4は非飽和領域の
動作状態(VGS−VthVD,VGS:ゲート・ソース
間電圧、VDS:ドレイン・ソース間電圧)である
から、余分な電荷はQ2,Q4を介してVCCに放電さ
れるため、Q7は原理的には不要であるが、VCC
V0の近傍ではQ2,Q4のオン抵抗が必要以上に大
なり、その効果が期待できない場合がある。した
がつてこのQ7を付加することにより、VCCがV0以
下の領域(V0−Vth)から、それ以上のリミツタ
が正常に動作している範囲までの広い領域で安定
なVL1の値を得ることができる。
なお、Q5の役割は、VL2に対してVL1が負に変
動しようとしたときにQ5に電流が流れて、VL2と
VL1の差を一定に保たせるものである。また、本
実施例では、VLとVL+Vthの例を述べたが、Q1,
Q2の対あるいは、Q3,Q4の対を縦続接続すれば
VL1との差の電圧がVthの整数倍となる電圧を発
生させ得る。
動しようとしたときにQ5に電流が流れて、VL2と
VL1の差を一定に保たせるものである。また、本
実施例では、VLとVL+Vthの例を述べたが、Q1,
Q2の対あるいは、Q3,Q4の対を縦続接続すれば
VL1との差の電圧がVthの整数倍となる電圧を発
生させ得る。
第37図は、第35,36図のバツフア回路の
駆動能力をさらに向上させるために、第35,3
6図の出力段に接続する他のバツフア回路であ
る。この回路の特長は、負荷回路が動作する時間
帯に駆動能力を向上させ、負荷回路が動作しない
時間帯にはバツフア回路自体を低消費電力化した
ことにある。つまり負荷の動作状態に応じて制御
するバツフア回路で、これによつて低消費電力
で、より大きな負荷容量を高速で駆動できる。ま
ず、VL1は、ノード4、ノード2でVL1+2Vth,
VL1+Vthになるが、結局Q4によつてノード5で
はVL1のレベルであるVDPとなる。ここで問題な
のは、負荷LC1の性質である。この負荷は所要
の時間帯でのみ大容量CDとなり、その他の時間
帯では小容量となる。この負荷容量の切りかえは
クロツクφ1,φ2で行われる。この大容量CDがみ
える時間帯ではQ4の負荷駆動能力を向上させ高
速に充電する必要がある。高速に駆動できるとい
うことは、負荷容量の変動があつても、より時間
変動の少ない電圧VDPが得られることを意味す
る。この能力を高めるためには、負荷を充電する
時間帯でQ4のゲートであるノード2を昇圧し、
Q4のコンダクタンスを大にする必要がある。こ
のためのトランジスタがQ6〜Q11でありそのため
の容量がC1,C2である。φ2がオンの時間帯でQ13
によつて放電されていた負荷内のノード6は、次
にφ1がオンとなる時間帯ではQ12,Q4によつて充
電されることになる。このときVL1+Vthである
ノード2とVL1であるノード3は、φ1オンにより
昇圧される。これによつて、Q10,Q11のコンダ
クタンスが大になるので昇圧されたノード2の電
圧は、Q10,Q11によつてもとのVL1+Vthのレベ
ルに放電される。ここで、この昇圧時間をQ4,
Q12によるCDの充電時間よりも大にしておけば、
所要の短時間で高速にCDは充電できることにな
る。なお、Q6はφ1によるノード3の昇圧時に、
ノード3とノード1を切りはなしC2からの電流
がQ6を通してVL1端子に流れこまないようにした
トランジスタである。これによつて昇圧効果を高
められる。また、負荷容量が小さい時間帯すなわ
ち負荷を駆動する必要のない時間帯、すなわち、
φ2がオン時には、VL1≦3Vthの条件が満たされて
おればQ7〜Q9はオフになるから、Q11のゲート電
圧はVth以下となりQ11はオフとなる。したがつ
て、Q3,Q10,Q11を通して電流は流れないので、
この時間帯では低消費電力化できる。また、VL1
>3Vthの場合の消費電力を低減するには、Q6の
オン抵抗を大きくして、低電流化を図れば良い。
このときの3の電圧はQ7〜Q9を通して流れる電
流が小さいので、これらのしきい電圧の和とな
り、ほぼ3Vthの安定した値になる。これによつて
ノード3の昇圧特性も安定になり、結果として全
体回路の動作の安定化が可能になる。
駆動能力をさらに向上させるために、第35,3
6図の出力段に接続する他のバツフア回路であ
る。この回路の特長は、負荷回路が動作する時間
帯に駆動能力を向上させ、負荷回路が動作しない
時間帯にはバツフア回路自体を低消費電力化した
ことにある。つまり負荷の動作状態に応じて制御
するバツフア回路で、これによつて低消費電力
で、より大きな負荷容量を高速で駆動できる。ま
ず、VL1は、ノード4、ノード2でVL1+2Vth,
VL1+Vthになるが、結局Q4によつてノード5で
はVL1のレベルであるVDPとなる。ここで問題な
のは、負荷LC1の性質である。この負荷は所要
の時間帯でのみ大容量CDとなり、その他の時間
帯では小容量となる。この負荷容量の切りかえは
クロツクφ1,φ2で行われる。この大容量CDがみ
える時間帯ではQ4の負荷駆動能力を向上させ高
速に充電する必要がある。高速に駆動できるとい
うことは、負荷容量の変動があつても、より時間
変動の少ない電圧VDPが得られることを意味す
る。この能力を高めるためには、負荷を充電する
時間帯でQ4のゲートであるノード2を昇圧し、
Q4のコンダクタンスを大にする必要がある。こ
のためのトランジスタがQ6〜Q11でありそのため
の容量がC1,C2である。φ2がオンの時間帯でQ13
によつて放電されていた負荷内のノード6は、次
にφ1がオンとなる時間帯ではQ12,Q4によつて充
電されることになる。このときVL1+Vthである
ノード2とVL1であるノード3は、φ1オンにより
昇圧される。これによつて、Q10,Q11のコンダ
クタンスが大になるので昇圧されたノード2の電
圧は、Q10,Q11によつてもとのVL1+Vthのレベ
ルに放電される。ここで、この昇圧時間をQ4,
Q12によるCDの充電時間よりも大にしておけば、
所要の短時間で高速にCDは充電できることにな
る。なお、Q6はφ1によるノード3の昇圧時に、
ノード3とノード1を切りはなしC2からの電流
がQ6を通してVL1端子に流れこまないようにした
トランジスタである。これによつて昇圧効果を高
められる。また、負荷容量が小さい時間帯すなわ
ち負荷を駆動する必要のない時間帯、すなわち、
φ2がオン時には、VL1≦3Vthの条件が満たされて
おればQ7〜Q9はオフになるから、Q11のゲート電
圧はVth以下となりQ11はオフとなる。したがつ
て、Q3,Q10,Q11を通して電流は流れないので、
この時間帯では低消費電力化できる。また、VL1
>3Vthの場合の消費電力を低減するには、Q6の
オン抵抗を大きくして、低電流化を図れば良い。
このときの3の電圧はQ7〜Q9を通して流れる電
流が小さいので、これらのしきい電圧の和とな
り、ほぼ3Vthの安定した値になる。これによつて
ノード3の昇圧特性も安定になり、結果として全
体回路の動作の安定化が可能になる。
さて、ここでQ7,Q10のソース、ゲートは共通
に接続されているため、ゲートへのバイアス条件
が全く等しいのでカレントミラー回路が形成され
る。したがつて、 ノード3の容量/(W/L)Q7=ノード2の容量/(W
/L)Q10 のようにしておけば、ノード2,3の昇圧特性を
全く等しくでき、回路設計が容易にできる特長を
有している。すなわち、本実施例の特長の一つ
は、ノード2の昇圧特性をノード3の昇圧特性で
自動的に制御できる点にあり、このようにするこ
とによつて昇圧を行なわない時間帯ではノード2
からVSS(アース電位)に流れる直流電流を軽減で
き、低消費電力化が可能になる。
に接続されているため、ゲートへのバイアス条件
が全く等しいのでカレントミラー回路が形成され
る。したがつて、 ノード3の容量/(W/L)Q7=ノード2の容量/(W
/L)Q10 のようにしておけば、ノード2,3の昇圧特性を
全く等しくでき、回路設計が容易にできる特長を
有している。すなわち、本実施例の特長の一つ
は、ノード2の昇圧特性をノード3の昇圧特性で
自動的に制御できる点にあり、このようにするこ
とによつて昇圧を行なわない時間帯ではノード2
からVSS(アース電位)に流れる直流電流を軽減で
き、低消費電力化が可能になる。
なお、ここでQ5はQ10がOFFのときに、ノード
2の余分な電荷を放電する作用を有する。
2の余分な電荷を放電する作用を有する。
第37図の実施例については各種の変形が考え
られる。すなわち、第37図のQ6のドレインは、
ノード2,3の昇圧特性を極力安定化するよう
に、VL1に接続しているが、VCCに接続して、VL1
への負担を軽減することも可能である。また、同
様に、ノード2,3の昇圧特性を安定化するた
め、Q7と同一動作条件になるQ10を設けている
が、これを除去してノード2と9を直結し、Q7
のソースとノード9の接続を外した構成としても
良い。この場合は、Q9とQ11の関係が、上に述べ
たQ7とQ10の関係にあるので、同様に昇圧特性を
設計でき、回路占有面積の低減に有効である。ま
たさらに、ここでは、Q7,Q8,Q9の3段接続構
成としているが、これは上に述べた低消費電力化
にC2の容量を例えば、ISSCC72Dig.of Tech.
Papers,P.14などで知られている、MOSTのゲ
ートとソース、ドレイン間の反転層容量を用いて
低面積で効率良く形成するための配慮である。す
なわち、反転層容量を使用するためには、ゲート
電圧はソース、ドレインに対し、Vth以上高い電
圧を印加する必要があるからである。したがつ
て、Vthの低いMOST、あるいは通常の容量を用
いてC2を形成する場合には、Q7〜Q9の接続数は
2個、あるいは1個に低減することも可能であ
る。
られる。すなわち、第37図のQ6のドレインは、
ノード2,3の昇圧特性を極力安定化するよう
に、VL1に接続しているが、VCCに接続して、VL1
への負担を軽減することも可能である。また、同
様に、ノード2,3の昇圧特性を安定化するた
め、Q7と同一動作条件になるQ10を設けている
が、これを除去してノード2と9を直結し、Q7
のソースとノード9の接続を外した構成としても
良い。この場合は、Q9とQ11の関係が、上に述べ
たQ7とQ10の関係にあるので、同様に昇圧特性を
設計でき、回路占有面積の低減に有効である。ま
たさらに、ここでは、Q7,Q8,Q9の3段接続構
成としているが、これは上に述べた低消費電力化
にC2の容量を例えば、ISSCC72Dig.of Tech.
Papers,P.14などで知られている、MOSTのゲ
ートとソース、ドレイン間の反転層容量を用いて
低面積で効率良く形成するための配慮である。す
なわち、反転層容量を使用するためには、ゲート
電圧はソース、ドレインに対し、Vth以上高い電
圧を印加する必要があるからである。したがつ
て、Vthの低いMOST、あるいは通常の容量を用
いてC2を形成する場合には、Q7〜Q9の接続数は
2個、あるいは1個に低減することも可能であ
る。
第37図のごときバツフア回路は、第1,2図
に示すようなLSI方式で特に必須である。すなわ
ち一般に第1,2図のVLを発生させる電圧リミ
ツタは、回路A,A′,B内の回路電流がアース
に向つて流れるので、電流を供給する能力が特に
大であることが望まれる。したがつて、これまで
述べた第37図を含む全体の回路を、第1,2図
の電圧リミツタとみなせば、一般のLSIに用いる
ことができる。
に示すようなLSI方式で特に必須である。すなわ
ち一般に第1,2図のVLを発生させる電圧リミ
ツタは、回路A,A′,B内の回路電流がアース
に向つて流れるので、電流を供給する能力が特に
大であることが望まれる。したがつて、これまで
述べた第37図を含む全体の回路を、第1,2図
の電圧リミツタとみなせば、一般のLSIに用いる
ことができる。
なおこれまで述べてきた実施例では、第17図
のように、V0以上のVCCで動作させた場合、第1
8図の実際の回路は第27図のようにダイオード
接続になつているので、Q1′Qs′には電流が流れて
消費電力が増大する。この消費電力の増大は、
LSI電源すなわち外部印加電源電圧を電池でバツ
クアツプしようとする場合に問題となる。すなわ
ち通常の外部電源がオフとなつた場合に、電池で
バツクアツプする装置において、LSI自身の消費
電力が大きいと電池の電流容量が小さいので、バ
ツクアツプできる時間が制限されてしまう。そこ
で電池でバツクアツプする期間は、電池から与え
られるVCCをV0以下に設定するようにしておけ
ば、Q1〜Qsには電流が流れないので、この分だ
けバツクアツプできる時間を長くできる。あるい
はバツクアツプする場合の電池電源電圧VCC以上
のV0になるようにQ1〜Qsの段数を決めることも
できる。
のように、V0以上のVCCで動作させた場合、第1
8図の実際の回路は第27図のようにダイオード
接続になつているので、Q1′Qs′には電流が流れて
消費電力が増大する。この消費電力の増大は、
LSI電源すなわち外部印加電源電圧を電池でバツ
クアツプしようとする場合に問題となる。すなわ
ち通常の外部電源がオフとなつた場合に、電池で
バツクアツプする装置において、LSI自身の消費
電力が大きいと電池の電流容量が小さいので、バ
ツクアツプできる時間が制限されてしまう。そこ
で電池でバツクアツプする期間は、電池から与え
られるVCCをV0以下に設定するようにしておけ
ば、Q1〜Qsには電流が流れないので、この分だ
けバツクアツプできる時間を長くできる。あるい
はバツクアツプする場合の電池電源電圧VCC以上
のV0になるようにQ1〜Qsの段数を決めることも
できる。
また通常の動作電源電圧VCCを、VCC>V0で選
ぶ以外に、VCC<V0とすることもできる。こうす
ることによつて通常のVCC条件ではQ1〜Qoに電流
は流れないので低電力化できる以外にVCCとVLの
関係が折れ線になる領域を避けて設計することが
できるので設計が容易となるメリツトがある。と
いうのは、折れ線の領域で設計すると、たとえば
VLをある回路の一部に使つた場合にVCCを直接使
つた回路とでVCCに関する特性の不平衡が生じる
ので動作が不安定になる場合があり、VCC<V0と
すれば、これが避けられるためである。
ぶ以外に、VCC<V0とすることもできる。こうす
ることによつて通常のVCC条件ではQ1〜Qoに電流
は流れないので低電力化できる以外にVCCとVLの
関係が折れ線になる領域を避けて設計することが
できるので設計が容易となるメリツトがある。と
いうのは、折れ線の領域で設計すると、たとえば
VLをある回路の一部に使つた場合にVCCを直接使
つた回路とでVCCに関する特性の不平衡が生じる
ので動作が不安定になる場合があり、VCC<V0と
すれば、これが避けられるためである。
以上、電圧リミツタをMOSトランジスタで構
成した具体的実施例について述べた。これらは主
として、しきい電圧Vthが正の場合、すなわちエ
ンハンスメント形のMOSトランジスタを用いた
場合の例であるが、特願昭56−168698号第16図
で開示した如く、Vthが負の、すなわちデプレツ
シヨン形のMOSトランジスタを用いた構成も勿
論可能である。例えば第16図の実施例におい
て、第15図の如くVCCV0の領域でVL=VCCと
するためには、Q0のゲート電圧をVGVCC+Vth
(o)とする必要があり、このためのVG発生回路と
して第29図の回路を用いれば良いことを述べた
が、デプレツシヨン形のMOSトランジスタを用
いれば、さらに回路を簡略化できる。第39図
は、その具体的実施例であり、第16図とはQ0
をデプレツシヨン形MOSトランジスタQ0′とし
て、そのゲートを端子2に接続している点で異な
る。このようにすれば、Q0′のV′th(o)は負である
からQ0′は常にオン状態にあり、第29図の如き
VG発生回路を用いることなく、第15図に示し
た所望の特性を実現できる。本実施例では上述の
ように回路構成と簡略化できるのみでなく、
Q0′に流れる電流I(Q0′)は、I(Q0′)=β′(o)
/2・ V′th(o)2のように、β′(o)(チヤネルコンダクタン
ス)、V′th(o)(しきい電圧)のみで決まる定電流
となるために、安定した特性の得られる特長を有
する。なお、本実施例は第16図を例にしたが、
他の実施例のQ0を本実施例の如くQ0′で置き換
え、ゲートを端子2に接続することによつてその
まま適用できる。
成した具体的実施例について述べた。これらは主
として、しきい電圧Vthが正の場合、すなわちエ
ンハンスメント形のMOSトランジスタを用いた
場合の例であるが、特願昭56−168698号第16図
で開示した如く、Vthが負の、すなわちデプレツ
シヨン形のMOSトランジスタを用いた構成も勿
論可能である。例えば第16図の実施例におい
て、第15図の如くVCCV0の領域でVL=VCCと
するためには、Q0のゲート電圧をVGVCC+Vth
(o)とする必要があり、このためのVG発生回路と
して第29図の回路を用いれば良いことを述べた
が、デプレツシヨン形のMOSトランジスタを用
いれば、さらに回路を簡略化できる。第39図
は、その具体的実施例であり、第16図とはQ0
をデプレツシヨン形MOSトランジスタQ0′とし
て、そのゲートを端子2に接続している点で異な
る。このようにすれば、Q0′のV′th(o)は負である
からQ0′は常にオン状態にあり、第29図の如き
VG発生回路を用いることなく、第15図に示し
た所望の特性を実現できる。本実施例では上述の
ように回路構成と簡略化できるのみでなく、
Q0′に流れる電流I(Q0′)は、I(Q0′)=β′(o)
/2・ V′th(o)2のように、β′(o)(チヤネルコンダクタン
ス)、V′th(o)(しきい電圧)のみで決まる定電流
となるために、安定した特性の得られる特長を有
する。なお、本実施例は第16図を例にしたが、
他の実施例のQ0を本実施例の如くQ0′で置き換
え、ゲートを端子2に接続することによつてその
まま適用できる。
第40図は、1個のデプレツシヨン形MOSト
ランジスタを用いてバツフア回路を構成した実施
例であり、第41図はその特性を示している。前
に述べた第33図とは回路構成が同一であるが、
MOSトランジスタがエンハンスメント形からデ
プレツシヨン形になつている点で異なる。本バツ
フア回路の出力VL′は、第41図に示すように、
VCCとVLの差が、MOSトランジスタのしきい電
圧VthDの絶対値|VthD|に等しくなる点Pから折
れまがり、それ以降はVLより|VthD|分高い電
圧となる。したがつて、VLを所望の値より|
VthD|分低く設定しておけば良い。本実施例で
は、簡単な回路構成で、かつ第34図に示した第
33図の実施例の特性のように、VCCV0の範囲
で、VCCよりVth分だけ低い出力しか得られない
という問題点も無くすことができる特長を有して
いる。
ランジスタを用いてバツフア回路を構成した実施
例であり、第41図はその特性を示している。前
に述べた第33図とは回路構成が同一であるが、
MOSトランジスタがエンハンスメント形からデ
プレツシヨン形になつている点で異なる。本バツ
フア回路の出力VL′は、第41図に示すように、
VCCとVLの差が、MOSトランジスタのしきい電
圧VthDの絶対値|VthD|に等しくなる点Pから折
れまがり、それ以降はVLより|VthD|分高い電
圧となる。したがつて、VLを所望の値より|
VthD|分低く設定しておけば良い。本実施例で
は、簡単な回路構成で、かつ第34図に示した第
33図の実施例の特性のように、VCCV0の範囲
で、VCCよりVth分だけ低い出力しか得られない
という問題点も無くすことができる特長を有して
いる。
以上説明したごとく、本発明によれば、微細ト
ランジスタを用いても、比較的高い電源電圧で安
定に動作する大規模集積回路を提供できることに
なる。
ランジスタを用いても、比較的高い電源電圧で安
定に動作する大規模集積回路を提供できることに
なる。
第1図、第2図、第3図、第5図、第7図、第
9図、第111図、第13図、第14図、第16
図、第18図、第20図、第22図、第24図、
第26図、第27図、第29図、第30図、第3
1図、第32図、第33図、第35図、第36
図、第37図、第39図、第40図はそれぞれ本
発明の実施例を示し、第4図は第3図の実施例の
特性、第6図は第5図の実施例の特性、第8図は
第7図の実施例の特性、第10図は第9図の実施
例の特性、第12図は第11図の実施例の特性、
第15図は第16図の実施例の特性、第17図は
第18図の実施例の特性、第19図は第20図の
実施例の特性、第21図は第22図の実施例の特
性、第23図は第24図の実施例の特性、第25
図は第26図の実施例の特性、第28図は第27
図の実施例の特性、第34図は第33図の実施例
の特性、第38図は第37図の実施例の特性、第
41図は第40図の実施例の特性を示す。 Q0,Q1,Q2,Q1′,Qs,Qs′,Ql,Ql′……
MOSトランジスタ、13……電圧リミツタ。
9図、第111図、第13図、第14図、第16
図、第18図、第20図、第22図、第24図、
第26図、第27図、第29図、第30図、第3
1図、第32図、第33図、第35図、第36
図、第37図、第39図、第40図はそれぞれ本
発明の実施例を示し、第4図は第3図の実施例の
特性、第6図は第5図の実施例の特性、第8図は
第7図の実施例の特性、第10図は第9図の実施
例の特性、第12図は第11図の実施例の特性、
第15図は第16図の実施例の特性、第17図は
第18図の実施例の特性、第19図は第20図の
実施例の特性、第21図は第22図の実施例の特
性、第23図は第24図の実施例の特性、第25
図は第26図の実施例の特性、第28図は第27
図の実施例の特性、第34図は第33図の実施例
の特性、第38図は第37図の実施例の特性、第
41図は第40図の実施例の特性を示す。 Q0,Q1,Q2,Q1′,Qs,Qs′,Ql,Ql′……
MOSトランジスタ、13……電圧リミツタ。
Claims (1)
- 【特許請求の範囲】 1 第1のMOSトランジスタを含む内部回路と、
チツプ外部から供給される外部電源電圧が印加さ
れ、該外部電源電圧が増大する時上記外部電源電
圧が第1の電圧までは第1の変化率で変化し、上
記第1の電圧から第2の電圧までは上記第1の変
化率より小さな第2の変化率で変化し、上記第2
の電圧からは上記第2の変化率よりも大きな第3
の変化率で変化する内部電圧を出力し、該内部電
圧を上記内部回路に供給する内部電圧発生手段と
を上記チツプ上に具備してなり、 上記第2の変化率で変化する上記内部電圧は、
その際に上記チツプ外部から供給される上記外部
電源電圧の絶対値よりも小さく設定されてなり、 上記第1および上記第2の変化率で変化する上
記内部電圧は、上記内部回路の通常動作を可能と
し、 上記第3の変化率で変化する上記内部電圧は、
上記チツプ外部の試験を可能とすることを半導体
集積回路。 2 上記内部電圧発生手段は、 上記第1の変化率で変化し、さらに上記第2の
変化率で変化する出力電圧をその出力から出力す
る第1の内部電圧発生回路と、 上記第3の変化率で変化する出力電圧をその出
力から出力する第2の内部電圧発生回路とからな
り、 上記第1の内部電圧発生回路の上記出力と上記
第2の内部電圧発生回路の上記出力とは共通に上
記内部回路の動作電圧供給端子に接続されてなる
ことを特徴とする特許請求の範囲第1項に記載の
半導体集積回路。 3 上記第1の内部電圧発生回路は、上記外部電
源電圧と基準電位点との電圧の差が上記第1の電
圧となつた時、上記第1の変化率と上記第2の変
化率との間で上記出力電圧の変化率を変更し、 上記第2の内部電圧発生回路は、上記外部電源
電圧と上記出力電圧との電圧の差が上記第2の電
圧となつた時、上記第3の変化率で変化する出力
電圧を出力することを特徴とする特許請求の範囲
第2項に記載の半導体集積回路。 4 上記内部電圧発生手段は第2のMOSトラン
ジスタを含み、該第2のMOSトランジスタのド
レイン・ソース経路を介して上記内部電圧を発生
することを特徴とする特許請求の範囲第1項から
第3項までのいずれかに記載の半導体集積回路。 5 上記チツプは上記外部電源電圧が供給される
第1の回路を含み、 該第1の回路は上記内部回路と上記チツプ外部
との間で信号を伝達することを特徴とする特許請
求の範囲第4項に記載の半導体集積回路。 6 上記第1の回路は第3のMOSトランジスタ
を含み、該第3のMOSトランジスタのゲート絶
縁膜厚は上記第1のMOSトランジスタのゲート
絶縁膜厚よりも厚いことを特徴とする特許請求の
範囲第5項に記載の半導体集積回路。 7 上記第1の回路は第3のMOSトランジスタ
を含み、該第3のMOSトランジスタのチヤネル
長は上記第1のMOSトランジスタのチヤネル長
よりも長いことを特徴とする特許請求の範囲第5
項に記載の半導体集積回路。
Priority Applications (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57220083A JPS59111514A (ja) | 1982-12-17 | 1982-12-17 | 半導体集積回路 |
EP83112422A EP0113865B1 (en) | 1982-12-17 | 1983-12-09 | Semiconductor integrated circuit |
DE8383112422T DE3378662D1 (en) | 1982-12-17 | 1983-12-09 | Semiconductor integrated circuit |
KR1019830005979A KR920004653B1 (ko) | 1982-12-17 | 1983-12-17 | 반도체장치 |
US07/140,628 US4916389A (en) | 1982-12-17 | 1988-01-04 | Semiconductor integrated circuit with voltage limiter having different output ranges from normal operation and performing of aging tests |
KR1019920001341A KR920004655B1 (ko) | 1982-12-17 | 1992-01-30 | 반도체장치 |
KR1019920001343A KR920004657B1 (ko) | 1982-12-17 | 1992-01-30 | 반도체장치 |
KR1019920001342A KR920004656B1 (ko) | 1982-12-17 | 1992-01-30 | 반도체장치 |
US07/875,088 USRE35313E (en) | 1981-04-17 | 1992-04-28 | Semiconductor integrated circuit with voltage limiter having different output ranges from normal operation and performing of aging tests |
US08/371,973 US5566185A (en) | 1982-04-14 | 1995-01-12 | Semiconductor integrated circuit |
US08/707,316 US5712859A (en) | 1982-04-14 | 1996-09-03 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57220083A JPS59111514A (ja) | 1982-12-17 | 1982-12-17 | 半導体集積回路 |
Related Child Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5089689A Division JPH0697424B2 (ja) | 1993-04-16 | 1993-04-16 | 半導体集積回路 |
JP5089691A Division JP2635281B2 (ja) | 1993-04-16 | 1993-04-16 | 半導体集積回路 |
JP5089690A Division JP2524074B2 (ja) | 1993-04-16 | 1993-04-16 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59111514A JPS59111514A (ja) | 1984-06-27 |
JPH0567965B2 true JPH0567965B2 (ja) | 1993-09-28 |
Family
ID=16745660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57220083A Granted JPS59111514A (ja) | 1981-04-17 | 1982-12-17 | 半導体集積回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4916389A (ja) |
EP (1) | EP0113865B1 (ja) |
JP (1) | JPS59111514A (ja) |
KR (1) | KR920004653B1 (ja) |
DE (1) | DE3378662D1 (ja) |
Families Citing this family (21)
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JPS61155913U (ja) * | 1985-03-19 | 1986-09-27 | ||
JPH0770216B2 (ja) * | 1985-11-22 | 1995-07-31 | 株式会社日立製作所 | 半導体集積回路 |
KR950001424B1 (en) * | 1986-03-28 | 1995-02-24 | Hitachi Ltd | 3-transistor dynamic random access memory |
US5149988A (en) * | 1988-12-21 | 1992-09-22 | National Semiconductor Corporation | BICMOS positive supply voltage reference |
CA1317344C (en) * | 1988-12-21 | 1993-05-04 | National Semiconductor Corporation | Bicmos positive supply voltage reference |
JP2809768B2 (ja) * | 1989-11-30 | 1998-10-15 | 株式会社東芝 | 基準電位発生回路 |
NL9001017A (nl) * | 1990-04-27 | 1991-11-18 | Philips Nv | Bufferschakeling. |
KR100209449B1 (ko) * | 1990-05-21 | 1999-07-15 | 가나이 쓰토무 | 반도체 집적회로 장치 |
KR100231393B1 (ko) * | 1991-04-18 | 1999-11-15 | 나시모토 류조 | 반도체집적회로장치 |
FR2680586B1 (fr) * | 1991-08-19 | 1994-03-11 | Samsung Electronics Co Ltd | Circuit generateur de tension d'alimentation interne programmable electriquement. |
KR940008286B1 (ko) * | 1991-08-19 | 1994-09-09 | 삼성전자 주식회사 | 내부전원발생회로 |
KR950012018B1 (ko) * | 1992-05-21 | 1995-10-13 | 삼성전자주식회사 | 반도체장치의 내부전원 발생회로 |
US5696452A (en) * | 1995-08-08 | 1997-12-09 | Harris Corporation | Arrangement and method for improving room-temperature testability of CMOS integrated circuits optimized for cryogenic temperature operation |
DE19716430A1 (de) * | 1997-04-18 | 1998-11-19 | Siemens Ag | Schaltungsanordnung zur Erzeugung einer internen Versorgungsspannung |
KR100272508B1 (ko) * | 1997-12-12 | 2000-11-15 | 김영환 | 내부전압(vdd) 발생회로 |
JP3088403B2 (ja) * | 1999-01-11 | 2000-09-18 | ファナック株式会社 | 機械の消費電力表示装置 |
DE10011670A1 (de) * | 2000-03-10 | 2001-09-20 | Infineon Technologies Ag | Schaltungsanordnung, insbesondere Bias-Schaltung |
EP1653314A4 (en) * | 2003-07-28 | 2008-01-30 | Tpo Hong Kong Holding Ltd | DC CONVERTER DEVICE |
JP4059874B2 (ja) | 2004-09-30 | 2008-03-12 | 富士通株式会社 | 整流回路 |
US7495519B2 (en) * | 2007-04-30 | 2009-02-24 | International Business Machines Corporation | System and method for monitoring reliability of a digital system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS566098B2 (ja) * | 1975-10-27 | 1981-02-09 | ||
JPS57172761A (en) * | 1981-04-17 | 1982-10-23 | Hitachi Ltd | Semiconductor integrated circuit |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA556448A (en) * | 1949-09-27 | 1958-04-22 | L. Harder Edwin | Adjustable non-linear resistance |
US3386030A (en) * | 1964-10-21 | 1968-05-28 | Collins Radio Co | Voltage regulator |
US3523195A (en) * | 1967-06-07 | 1970-08-04 | Bendix Corp | Function generator network utilizing a transistor including a multiple tap emitter follower |
US3553487A (en) * | 1967-10-12 | 1971-01-05 | Honeywell Inc | Circuit for generating discontinuous functions |
US3588675A (en) * | 1968-03-29 | 1971-06-28 | Meidensha Electric Mfg Co Ltd | Voltage regulator circuit effective over predetermined input range |
GB1343251A (en) * | 1971-03-15 | 1974-01-10 | Matsushita Electronics Corp | Dc voltage regulator circuit |
JPS5821208B2 (ja) * | 1978-09-30 | 1983-04-27 | 株式会社島津製作所 | リニアライザ |
DE2962107D1 (en) * | 1978-12-23 | 1982-03-18 | Fujitsu Ltd | Semiconductor integrated circuit device including a reference voltage generator feeding a plurality of loads |
JPS566098U (ja) * | 1979-06-21 | 1981-01-20 | ||
US4482985A (en) * | 1981-04-17 | 1984-11-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
JPS57186351A (en) * | 1981-05-12 | 1982-11-16 | Fujitsu Ltd | Semiconductor device |
FR2506045A1 (fr) * | 1981-05-15 | 1982-11-19 | Thomson Csf | Procede et dispositif de selection de circuits integres a haute fiabilite |
DE3124188C2 (de) * | 1981-06-19 | 1986-04-03 | TRW Repa GmbH, 7077 Alfdorf | Gurtband-Klemmvorrichtung für Sicherheitsgurte in Kraftfahrzeugen |
JPS58105563A (ja) * | 1981-12-17 | 1983-06-23 | Mitsubishi Electric Corp | 基板バイアス発生回路 |
US4585955B1 (en) * | 1982-12-15 | 2000-11-21 | Tokyo Shibaura Electric Co | Internally regulated power voltage circuit for mis semiconductor integrated circuit |
JPS59191935A (ja) * | 1983-04-15 | 1984-10-31 | Hitachi Ltd | 半導体集積回路装置 |
-
1982
- 1982-12-17 JP JP57220083A patent/JPS59111514A/ja active Granted
-
1983
- 1983-12-09 EP EP83112422A patent/EP0113865B1/en not_active Expired
- 1983-12-09 DE DE8383112422T patent/DE3378662D1/de not_active Expired
- 1983-12-17 KR KR1019830005979A patent/KR920004653B1/ko not_active IP Right Cessation
-
1988
- 1988-01-04 US US07/140,628 patent/US4916389A/en not_active Ceased
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS566098B2 (ja) * | 1975-10-27 | 1981-02-09 | ||
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US4916389A (en) | 1990-04-10 |
EP0113865A1 (en) | 1984-07-25 |
KR920004653B1 (ko) | 1992-06-12 |
DE3378662D1 (en) | 1989-01-12 |
EP0113865B1 (en) | 1988-12-07 |
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