JP2524074B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に関し、
特に、外部電源電圧を半導体集積回路チップ内で電圧リ
ミッタを通して降下させ、その電圧をチップ内の微細ト
ランジスタに印加するための電圧リミッタに関するもの
である。

【０００２】

【従来の技術】バイポーラあるいはＭＯＳトランジスタ
などの素子微細化に伴う素子耐圧低下によって、集積回
路の動作電圧はそれにみあって低下させざるを得なくな
ってきている。しかしユーザからみると、使い易い５Ｖ
単一電源が望ましい。このような集積回路メーカとユー
ザの異なる要請に応える手段として、外部電源電圧Ｖ_CC
をチップ内で降下させて、その降下させた電圧Ｖ_Lで微
細素子を動作させることが考えられる。

【０００３】図１はその一実施例で、たとえば入出力イ
ンターフェース回路を含むチップ１０全体の回路Ａ′
を、電圧リミッタ１３で降下させた内部電源電圧Ｖ_Lで
動作させる例である。尚、本例では、チップ全体がほぼ
同一寸法の素子で構成できる。

【０００４】図２は、特願昭５６−５７１４３号で先に
出願したもので、チップ１０の実質的集積密度を決定す
る回路Ａには微細素子を用い、外部電源電圧Ｖ_CCを電圧
リミッタ１３により降下させた電圧Ｖ_Lで動作させた例
である。一方集積密度にそれほど寄与しないたとえば入
出力インターフェースを含む駆動回路Ｂには比較的大き
な寸法の素子を用いて、それにＶ_CCを印加させて動作さ
せる例である。これによってチップ外部からみてＶ_CCで
動作する高集積回路（以下ＬＳＩ）が可能となる。尚、
Ａ，Ａ′，Ｂの回路は、バイポーラトランジスタあるい
はＣ−ＭＯＳやＮ−ＭＯＳなどのＭＯＳトランジスタの
いずれで構成されていてもよい。またこれら２種類のト
ランジスタが混在していてもよい。また通常動作点のＶ
_CCとして必ずしも５Ｖにこだわる必要はなく、Ｖ_CC＝
３．５Ｖ，Ｖ_L＝２．５Ｖなどというように設計の都合
によって任意に設定できることは明らかである。

【０００５】ここでチップとは、メモリＬＳＩ，論理Ｌ
ＳＩ，あるいはその他のＬＳＩが作りつけられた素片を
示す。すなわちメモリＬＳＩでは、回路Ａはメモリアレ
ーならびにその関連回路を、また論理ＬＳＩでは、たと
えばマイクロコンピュータのように各種ＲＯＭあるいは
ＲＡＭの領域のようにある種のセルの繰り返しで構成さ
れる領域などを示す。

【０００６】上記の如き電圧リミッタ方式において、電
圧リミッタ回路の具体例が、特願昭５６−５７１４３号
あるいは特願昭５６−１６８６９８号に記載されてい
る。しかし電圧リミッタからみた負荷の性質ならびに、
素子破壊を防止する電圧条件ならびにエージング電圧条
件と通常の動作電圧条件との関係、消費電力などを考慮
した具体例という意味では不十分であった。

【０００７】

【発明が解決しようとする課題】従って本発明の目的
は、より安定な内部電圧を供給する内部電圧発生手段を
有する半導体集積回路を提供することにある。

【０００８】

【課題を解決するための手段】上記目的は、ＭＯＳトラ
ンジスタを含む内部回路(Ａ)と、外部電源電圧(Ｖ_CC)が
供給される電源端子と、上記外部電源電圧(Ｖ_CC)が印加
され、上記外部電源電圧(Ｖ_CC)とチップの基準電位(ア
ース)との電位差が増大する時に上記電位差が第１の電
圧(Ｖ_P0)になるまでは第１の変化率で変化するとともに
上記第１の電圧(Ｖ_P0)から第２の電圧(Ｖ_P1)までは上記
第１の変化率よりも小さな第２の変化率で変化する内部
電圧(Ｖ_L)を出力する内部電圧発生手段(ＢＬ)とを上記
チップ上に具備してなり、上記内部電圧発生手段(ＢＬ)
はその出力が上記内部回路(Ａ)の１つの動作電圧供給線
に共通接続された複数の回路(BL1〜BLk)を含み、上記複
数の回路(BL1〜BLk)の各回路は、上記電源端子と上記動
作電圧供給線との間にそのソース−ドレイン経路を有す
るトランジスタ(Ｑ)を有し、上記複数の回路の上記トラ
ンジスタ(Ｑ)を同時に導通せしめることにより達成され
る。

【０００９】

【作用】内部電圧発生手段の複数の回路(BL1〜BLk)の出
力(Ｖ_L)を共通接続したことにより、電流供給能力が大
きくなり、内部電圧(Ｖ_L)の出力インピーダンスも小さ
くなり、負荷である内部回路(Ａ)の動作電流が変動して
も、内部電圧(Ｖ_L)が著しく変動することがない。本発
明のその他の目的と特徴とは、以下の実施例から明らか
となろう。

【００１０】

【実施例】まず、Ｖ_CCに対して各種のＶ_L特性をもたせ
る電圧リミッタ回路形式とそれらの具体例を述べ、次に
電圧リミッタへの給電法ならびに大きな負荷を駆動する
のに好適な電圧リミッタ用バッファ回路について具体的
実施例を述べる。

【００１１】図３〜図６は、電圧リミッタ回路の基本概
念を示したものである。すなわち図３は、たとえばすで
に出願した特願昭５６−１６８６９８号の第１４図のＲ
₃を可変にし、かつ出力電圧Ｖ_Lが入力される負荷に対す
る電流駆動能力を高めるために、トランジスタＱを用い
たものである。ここでトランジスタＱの制御端子電圧Ｖ
_Gは、外部電源電圧Ｖ_CCの変化に対して変化する特性を
もち、これは回路ＲＥＦの出力電圧である。すなわち、
図４のように、Ｖ_CCを０Ｖから徐々に増大させていった
場合、あるＶ_CCの点Ｖ_PでＶ_GがトランジスタＱをオンに
するものとする。このＶ_P以上のＶ_CCでは、Ｑは常にオ
ンになるから、基本回路ＢＬ全体の実効的インピーダン
スは低下し、したがって実効的インピーダンスＲとの比
が変化し、図４のようにＶ_P以上のＶ_CCで領域の異なる
直線となる。ここでＶ_Gは、Ｖ_P以上のＶ_CCで０Ｖから急
激にある電圧に立ち上がる例を図４で示したが、Ｖ_CCが
０Ｖから変化させた場合に、Ｖ_Gは０Ｖから徐々に上昇
し、Ｖ_P点でトランジスタＱをオンにする電圧レベルに
なる特性でもよい。Ｖ_GがあるＶ_CC電圧以上で急激に立
ち上がる例は、特願昭５６−１６８６９８号に示したよ
うに整流特性をもつ素子の縦続接続で回路ＲＥＦを実現
できる。また除々に立ち上がる例は、単純な抵抗分割回
路で回路ＲＥＦを実現できる。尚、図４Ｖ_LのＶ_CCに対
する係数は、ＲとトランジスタＱの設計によって任意に
変えられる。

【００１２】図５は、図３と同じ基本回路ＢＬを用いた
他の実施例である。図３が、Ｖ_CC側からＶ_Lをとり出す
のに対して、アース側からＶ_Lをとり出した例である。
回路ＲＥＦからの出力電圧Ｖ_Gの特性が、Ｖ_P以上のＶ_CC
でトランジスタＱがオンとなるようにしておけば、基本
回路ＢＬ全体の実効的インピーダンスと、実効的インピ
ーダンスＲによってＶ_Lは決定されるから、Ｖ_Lは図６の
ようになる。

【００１３】尚、図３，図５はトランジスタとしてＭＯ
Ｓを例にとったが、バイポーラトランジスタでもさしつ
かえない。特に図１、図２の例で、チップ全体がＭＯＳ
で構成される場合には、図３，図５は一般にＭＯＳトラ
ンジスタで構成した方が設計しやすく、チップ全体がバ
イポーラトランジスタの場合にはバイポーラトランジス
タで構成した方がよい。しかし場合によっては、チップ
がＭＯＳトランジスタとバイポーラトランジスタで構成
される場合がある。この場合には、用途に応じて、図
３，図５の回路にはＭＯＳトランジスタ、バイポーラト
ランジスタあるいはそれらの混在形を使えることは明ら
かである。また回路ＲＥＦの特性例として、図４，図６
をあげたが、特にこの例に限定されることはなく、Ｖ_L
設計の目的に応じて、回路ＲＥＦの特性を定めればよ
い。またＶ_P以上のＶ_CCで、Ｖ_LのＶ_CCに対する変化率
（係数）を変える目的は、特願昭５６−１６８６９８号
にも明らかなように、リミッタ回路の負荷となる、ある
いはＶ_Lが印加される微細素子を過大電圧から保護する
ことにある。この場合の問題点は、通常の動作電圧（ノ
ミナル電圧）Ｖ_CCと、たとえば電圧マージン測定時に印
加できる許容最大電圧Ｖ_CCを、Ｖ_Pに対してどのような
位置関係で決めるかである。これについては、たとえば
図４では、通常の動作点Ｖ_CCをＶ_P以下に、また電圧マ
ージン測定時の許容電圧Ｖ_CCをＶ_P以上に設定すること
もできる。これによってＶ_LはＶ_CCに一致するので通常
の動作条件では比較的高い動作電圧で図１，図２の回路
Ａ，Ａ′，Ｂが設計できるので、設計が容易である。ま
たＶ_Lの変化率が小になった分だけ微細素子が保護され
る結果、マージン測定時の許容電圧Ｖ_CCを大きな値にと
れる。しかし場合によっては通常動作電圧Ｖ_CCをＶ_P以
上に設定することも可能である。この場合、回路によっ
ては、Ｖ_LのＶ_CCに対する変化が少ないために、外部電
源Ｖ_CCが変化しても、より安定に動作する回路設計が可
能となる。なお図６の例では、通常の動作点Ｖ_P以上に
設定せざるを得ないことは明らかである。

【００１４】次に図３を例に、図３の回路を基本にして
Ｖ_LのＶ_CCに対する特性を種々変化させた実施例を述べ
る。図７，図８は、図３の回路の実効的インピーダンス
Ｒに並列に基本回路ＢＬをｋ個接続した例である。ただ
しＶ_P0でＢＬ₀がまずオンし、次にＶ_P1でＢＬ₁がオン
し、最後にＶ_PKでＢＬ_Kがオンするというように各ＢＬ
内の回路ＲＥＦが設定されている。またそれぞれのＶ_L
のＶ_CCに対する変化係数が変えられるように各ＢＬ内の
トランジスタが設計されている。Ｖ_CCが大になるにつれ
てＲに対して並列にインピーダンスが次々に加わること
になるので、Ｖ_Lの全体特性はＶ_P0以上のＶ_CCで凹形に
なる。本回路は、特願昭５６−１６８６９８号第１７図
において、エージング時にスイッチを用いてＲに並列に
インピーダンスを挿入してＶ_LのＶ_CCに対する係数を大
にする例の具体的でかつ一般的な実施例ともいえる。た
だし本実施例では、それぞれ異なるＶ_PでＶ_Lの変化係数
を異ならしめている点に特長がある。本回路は、通常動
作時の動作の安定度ならびに図２の方式における効果的
なエージングという点で実用的な回路である。例えば通
常のＶ_CC動作点を、安定動作せしめるためにＶ_CCに対し
てできるだけＶ_Lが変化しないすなわち変化係数が小さ
い点に設定し、エージング時には、特願昭５６−１６８
６９８号で述べられているように、大きな寸法のトラン
ジスタと小さな寸法のトランジスタのストレス電圧条件
をほぼ等しくするように、変化係数の大きい点に設定す
る。たとえば、図７において、ＢＬ₀とＢＬ₁のみを使用
した場合、図８において、Ｖ_P0（たとえば２〜３Ｖ）と
Ｖ_P1（たとえば６Ｖ）の間では変化係数を小さくし、こ
の間にＶ_CCに関しての通常動作点（たとえば５Ｖ）を設
定し、一方Ｖ_P1とＶ_P2（たとえば７〜９Ｖ）の間では変
化係数を大にして、この間にエージング動作点（たとえ
ばＶ_CC＝８Ｖ）を設定すればよい。尚、設計の目的によ
ってはＢＬ₂，ＢＬ₃と多数用いて、任意のＶ_CC点に動作
電圧点とエージング電圧点を設定できることは明らかで
ある。また多数のＢＬを用いることによって、Ｖ_L特性
をＶ_CCに対してより滑らかにすることもできるために内
部回路の動作がより安定にできる。さらには、エージン
グ時にＶ_CC電圧が高いので、電圧リミッタ回路自身を高
耐圧トランジスタで構成することも有効である。このた
めには、たとえば図２の方式で、電圧リミッタ回路を大
きい寸法のトランジスタで構成すればよい。

【００１５】図９，図１０は、基本回路ＢＬをアース側
に並列に接続した例である。前述したように各ＢＬを設
計すれば、Ｖ_Lの全体特性はＶ_CCに対して凸形にでき
る。この特性は、たとえば図１の方式において、回路
Ａ′を過大Ｖ_L電圧から保護するのに有効である。これ
によってチップ全体のＶ_CC電圧マージンを測定する場
合、微細素子を破壊することなく、十分高いＶ_CCを印加
できる利点がある。

【００１６】尚、用途によっては、図７，図９を混在さ
せることもできる。たとえば通常動作点は変化係数の少
ない点に設定し、エージング時には変化係数の大きい点
に設定する。これらは図７の回路のＢＬ₀とＢＬ₁で実現
する。さらにこのエージング条件のＶ_CC以上で、素子の
永久破壊を防ぐために、再び変化係数を少なくするため
に、図９の回路形式のように、他のＢＬをＢＬ₀と並列
に動作するように接続する。こうすることによってエー
ジング条件のＶ_CC以上でも素子が破壊しにくい回路が設
計できることになる。

【００１７】図１１，図１２は、図３の回路に並列に基
本回路ＢＬ′を接続することによって、あるＶ_CC電圧
Ｖ′_P以上で、Ｖ_Lの変化率を負にしたものである。すな
わちＶ_CCを増加させていくと、まずＢＬ内の回路ＲＥＦ
の出力電圧Ｖ_GがＶ_P以上でトランジスタＱがオンとなり
Ｖ_CCに対するＶ_Lの傾斜は減少する。次にあるＶ_CCすな
わちＶ′_Pで、ＢＬ′内のトランジスタＱ′がオンにな
るようにＲＥＦ′を設計しておき、かつＱ′のコンダク
タンスが、Ｑのコンダクタンスよりも十分大きく設計し
ておけば、トランジスタＱ′の導通後のＶ_L特性は、Ｂ
Ｌ′の特性で支配され、Ｖ_Lは図１２のように負の傾斜
となる。

【００１８】本回路の特長は、微細素子の破壊電圧以下
に上記のＶ_L降下点を設定しておけば、Ｖ_CCを十分昇圧
しても、微細素子は破壊から完全に保護されることであ
る。前述したように図７のＢＬ₀とＢＬ₁を用いた回路に
おいて、エージング時のＶ_Lに対応したＶ_CC以上のＶ_CC
領域で、本回路が作動するように設計すれば、エージン
グ条件以上にＶ_CCが上昇しても素子破壊が防げるので、
特に効果的であることは明らかである。

【００１９】尚、図５においても、図３の例と同様に、
ＢＬを並列接続することによって任意のＶ_L特性が得ら
れることは明らかである。

【００２０】以上電圧リミッタ回路の概念例を述べてき
たが、以下ではこれらの概念に基づいた具体的回路例に
ついて述べる。

【００２１】図１３は、バイポーラトランジスタを用い
た図３の実施例である。ＣＶＲは定型圧回路であり、そ
の両端子電圧はＶ_CCとは無関係にほぼ一定となるよう
な、例えばツエナーダイオードあるいは通常のダイオー
ドの縦続接続されたものである。（Ａ）は、よく知られ
ている定電圧回路である。これについては、電波科学19
82年，2月号，P.111あるいは、Transistor Circuit Ana
lysis, Joyce and Clarke 著，Addison-Wesley Publish
ing Company, Ine., P.207に詳しい。しかしこのままで
は、Ｖ_Lは定電圧なので、エージング実施時などには不
都合である。そこでこの欠点を解決したのが（Ｂ）であ
る。ＣＶＲと抵抗ｒが直列接続されているために、
（Ｃ）に示すように、Ｖ_LはＶ_CCに対して傾斜をもつよ
うになる。

【００２２】図１４は他の実施例である。（Ａ）は、周
知のエミッタフォロアを用いた定電圧電源回路であり、
やはりＶ_Lは定電圧なので、（Ｂ）ではその解決策とし
て抵抗ｒを使用している。これによって（Ｃ）のような
特性となる。

【００２３】これら図１３，図１４の例は、特に図１の
ような方式に好適である。すなわち図１において、入出
力インターフェース関連回路には、通常大きな電流が流
れるため、それにみあって電圧リミッタにも大きな電流
駆動能力が要求される。これにはバイポーラトランジス
タで構成された電圧リミッタが適することは明らかであ
る。

【００２４】次に図３，図７，図９，図１１をもとに、
電圧リミッタをＭＯＳトランジスタで構成した具体例を
述べる。

【００２５】図１５は、Ｖ_Lとしてある特定の電圧Ｖ₀以
上のＶ_CCで傾斜ｍの特性をもたせた図４の具体的特性例
である。Ｖ₀以上の電圧でＶ_Lの変化が少なくなるため、
その分だけ微細素子の破壊がおこりにくくなる。

【００２６】なお、Ｖ₀以上のＶ_CCでＶ_L＝Ｖ_CCとしてい
るのは以下の理由による。一般にＭＯＳＴは動作電圧が
低くなるにつれてトランジスタのしきい値電圧降下によ
って速度が劣化する。これを防ぐためにはＶ₀以上のＶ
_CCのような低電圧側でできるだけ高い電圧にすることが
望ましい。すなわちＶ_CCであることが望ましい。

【００２７】図１６は、そのための具体的な回路の実施
例で図３の具体例に相当する。

【００２８】本回路の特徴は、出力電圧Ｖ_LがＭＯＳト
ランジスタＱ₀とＱ_lのコンダクタンスの比で決まり、Ｍ
ＯＳトランジスタＱ_lのコンダクタンスがＶ_Lで制御され
ることにある。

【００２９】本回路では、制御開始電圧Ｖ₀ならびに傾
斜ｍは、Ｑ₀のゲート電圧Ｖ_GをＶ_CC＋Ｖ_th(ｏ)(Ｖ
_th(ｏ)は、ＭＯＳＴＱ₀のしきい値電圧）とすれば、

【００３０】

【数１】

【００３１】と表わされる。ここで、β(ｏ)，β(ｌ)
は、Ｑ₀，Ｑ_lのチャネルコンダクタンス，Ｖ_th(ｉ)（ｉ
＝１〜ｎ），Ｖ_th(ｌ)は、ＭＯＳトランジスタＱ_i（ｉ
＝１〜ｎ），Ｑ_lのしきい値電圧、ｎはＱ_iの段数であ
る。

【００３２】したがって、Ｖ₀，ｍは、ｎ，Ｖ_th(ｉ)，
Ｖ_th(ｌ)，β(ｌ)／β(ｏ)によって任意にかえることが
できる。またＶ₀以上の場合はＶ_L＝Ｖ_CCとするのが望ま
しいことを前に述べたが、Ｖ₀以下では、Ｑ_lがオフだか
らＶ_LはＶ₀で決まる。したがって、このためにはＱ₀の
Ｖ_GはＶ_CC＋Ｖ_th(ｏ)以上の高い電圧でなければならな
い。

【００３３】尚、計算を単純化し、説明を見通しよくす
るために、図１６は実際の回路とは多少異なる。すなわ
ち実用的回路としては、後述の図２７のように、縦続接
続されたトランジスタのｎ番目に、さらに同様な結線の
トランジスタをアースとの間に接続する必要がある。す
なわちアースに向って一種のダイオード接続することに
なる。これはＶ_CCを高い電圧側から低い電圧則へ可変に
した場合に縦続接続されたトランジスタのノードが浮遊
状態になって電荷がとり残されるのを防ぐためのもので
ある。以下の実施例でも説明の都合上省略してある。

【００３４】図１７は、特願昭５６−１６８６９８号に
て述べたように、Ｖ₀′以上で微細トランジスタに対し
て、エージングを効果的に行うために、ｍ′＞ｍにした
特性例である。

【００３５】図１８は、そのための具体的な回路の実施
例である。これらは図７，図８の具体例に相当する。本
回路の特徴は、図１６に示した回路の端子１と端子２の
間に、ＤＣＶ１と同様な回路ＤＣＶ２を付加することに
よって、Ｖ₀′以上でＤＣＶ１に対する負荷のコンダク
タンスを増加させ、Ｖ_Lの傾斜を増加させることにあ
る。

【００３６】本回路では、第２の制御開始電圧Ｖ₀′
は、

【００３７】

【数２】

【００３８】で表わされる。また傾斜ｍ′は、ＭＯＳト
ランジスタＱ₀とＱ_l′のコンダクタンスの和とＭＯＳト
ランジスタＱ_lのコンダクタンスの比によって決定され
る。ここで、Ｖ_th′(ｉ)（ｉ＝１〜ｎ′），Ｖ_th′(ｌ)
は、それぞれＭＯＳトランジスタＱ_i′（ｉ＝１〜
ｎ′），Ｑ_l′のしきい値電圧である。

【００３９】したがってＶ₀′，ｍ′は、ｎ，ｎ′，β
(ｌ)，β′(ｌ)，Ｖ_th(ｉ)，Ｖ_th(ｌ)，Ｖ_th′(ｉ)，Ｖ
_th′(ｌ)によって任意にかえることができる。ここで
β′(ｌ)は、ＭＯＳトランジスタＱ_l′のチャネルコン
ダクタンスである。

【００４０】図１９は、Ｖ₀″以上で、あるいは、Ｖ₀′
とＶ₀″の間とＶ₀″以上のＶ_CCの２点でエージングさせ
るために、ｍ′＜ｍ″にした特性例である。

【００４１】図２０は、そのための具体的な回路の実施
例である。これらは図７，図８の具体例に相当する。本
回路の特徴は、図１６に示した回路の端子１と端子２の
間に、回路ＤＣＶ１と同様な回路ＤＣＶ２とＤＣＶ３を
付加することによって、ＤＣＶ１に対する負荷のコンダ
クタンスを順次増加させ、Ｖ₀′とＶ₀″の２点でＶ_Lの
傾斜を２段階に増加させることにある。

【００４２】本回路では、第２，第３の制御開始電圧Ｖ
₀′，Ｖ₀″は、それぞれ、

【００４３】

【数３】

【００４４】で表わされる。ここで、Ｖ_th″(ｉ）(ｉ＝
１〜ｎ″），Ｖ_th″(ｌ)は、それぞれＭＯＳトランジス
タＱ_i″（ｉ＝１〜ｎ″），Ｑ_l″のしきい値電圧であ
る。また、傾斜ｍ′は、ＭＯＳトランジスタＱ₀とＱ_l′
のコンダクタンスの和と、ＭＯＳトランジスタＱ_lのコ
ンダクタンスの比で、ｍ″は、ＭＯＳトランジスタ
Ｑ₀，Ｑ_l′，Ｑ_l″のコンダクタンスの和とＱ_lのコンダ
クタンスの比で決定される。

【００４５】したがって、Ｖ₀′とｍ′は、ｎ，ｎ′，
β(ｏ)，β(ｌ)，β′(ｌ)，Ｖ_th(ｉ)，Ｖ_th(ｌ)，
Ｖ_th′(ｉ)，Ｖ_th′(ｌ)によって、また、Ｖ₀″とｍ″
は、ｎ，ｎ′，ｎ″，β(ｏ)，β(ｌ)，β′(ｌ)，β″
(ｌ)，Ｖ_th(ｉ)，Ｖ_th(ｌ)，Ｖ_th′(ｉ)，Ｖ_th′(ｌ)，
Ｖ_th″(ｉ)，Ｖ_th″(ｌ)によって任意にかえることがで
きる。ここで、β″(ｌ)は、Ｑ_l″のチャネルコンダク
タンスである。

【００４６】図２１は、Ｖ₀′以上で、さらに素子に対
する保護効果を強めるためにｍ＞ｍ′にした特性例であ
る。

【００４７】図２２は、そのための具体的な回路の実施
例である。これらは図９，図１０の具体例に相当する。
本回路の特徴は、図１６に示した回路の端子２とグラン
ドの間に、ＤＣＶ１と同様な回路ＤＣＶ２を付加するこ
とによって、Ｖ₀′でトランジスタＱ₀に対する負荷のコ
ンダクタンスを増加させＶ_Lの傾斜を減少させることに
ある。

【００４８】本回路では、第２の制御開始電圧Ｖ₀′
は、

【００４９】

【数４】

【００５０】で表わされる。また傾斜ｍ′は、Ｑ₀のコ
ンダクタンスと、Ｑ_lとＱ_l′のコンダクタンスの和の比
で表わされる。

【００５１】したがって、Ｖ₀′とｍ′は、ｎ，ｎ′，
β(ｏ)，β(ｌ），β′(ｌ)，Ｖ_th(ｉ)，Ｖ_th(ｌ)，Ｖ
_th′(ｉ)，Ｖ_th′(ｌ)によって任意にかえることができ
る。図２３は、Ｖ₀″以上で再び素子に対する保護効果
を与えるためにｍ′＞ｍ″にした特性例である。

【００５２】図２４は、そのための具体的回路の実施例
である。これは図７，図９を混在させた例に相当する。
本回路の特徴は、前の図１８と図２１の実施例とを混在
させることによって、Ｖ₀′とＶ₀″の２点でＶ_Lの傾斜
を増加、減少させることにある。

【００５３】本回路では、第２、第３の制御開始電圧Ｖ
₀′，Ｖ₀″は、それぞれ、

【００５４】

【数５】

【００５５】で表わされる。また、傾斜ｍ′は、Ｑ₀と
Ｑ_l′のコンダクタンスの和とＱ_lのコンダクタンスの比
で、ｍ″は、Ｑ₀とＱ_l′のコンダクタンスの和と、Ｑ_l
とＱ_l″のコンダクタンスの和の比で表わされる。

【００５６】したがって、Ｖ₀′とｍ′は、ｎ，ｎ′，
β(ｏ)，β(ｌ)，β′(ｌ)，Ｖ_th(ｉ)，Ｖ_th(ｌ)，
Ｖ_th′(ｉ)，Ｖ_th′(ｌ)によって、また、Ｖ₀″とｍ″
は、ｎ，ｎ′，ｎ″，β(ｏ)，β(ｌ)，β′(ｌ)，β″
(ｌ)，Ｖ_th(ｉ)，Ｖ_th(ｌ)，Ｖ_th′(ｉ)，Ｖ_th′(ｌ)，
Ｖ_th″(ｉ)，Ｖ_th″(ｌ)によって任意にかえることがで
きる。

【００５７】図２５は、Ｖ₀′以上で電源を降下させ、
素子を高電圧から完全に保護するため、ｍ′＜０にした
特性例である。

【００５８】図２６は、そのための具体的回路の実施例
である。これらは図１１，図１２の具体例に相当する。
本回路の特徴は、図１６に示した回路の端子１にＤＣＶ
２のＱ₁′のドレイン、端子２にＱ_l′のドレイン、グラ
ンドにＱ_l′のソースを接続することによって、Ｑ_l′の
コンダクタンスをＶ_CCで制御するようにし、かつＱ_l′
のコンダクタンスＱ₀のコンダクタンスよりも大きく
し、ｍ′＜０としたことにある。

【００５９】本回路では、第２の制御開始電圧Ｖ₀′な
らびに傾斜ｍ′は、β′(ｌ)≫β(ｏ）とすれば、

【００６０】

【数６】

【００６１】と表わされる。

【００６２】したがって、Ｖ₀′，ｍ′は、ｎ′，
Ｖ_th′(ｉ)，Ｖ_th′(ｌ)，β′(ｌ)／β(ｏ)によって任
意にかえられる。

【００６３】図２７，図２８は、本回路の具体例とその
特性例である。トランジスタのしきい値はすべて１Ｖで
あり、Ｖ_G＝Ｖ_CC＋Ｖ_th(ｏ)としている。またカッコ内
の数字はトランジスタのチャネル幅をチャネル長で割っ
た値を示し、図２８はＱ_l′のその値Ｗ_l／Ｌ_lをパラメ
ータにしたＶ_Lを示す。

【００６４】さて、これまではＱ₀のゲート電圧は、Ｖ
_CC＋Ｖ_thと仮定してきた。これは、計算を簡略化し、回
路の特性を見通し良く記述するためである。しかし、こ
の電圧は、本質的には、Ｖ_CC＋Ｖ_thにこだわる必要がな
く、設計の都合により任意にとることができる。

【００６５】図２９（Ａ）は、図１５で述べたようにゲ
ート電圧Ｖ_Gをチップ内で電源電圧Ｖ_CC以上に昇圧させ
る具体的回路である。

【００６６】チップ内の発振器ＯＳＣからの振幅Ｖ_CCの
パルスφ_iが０ＶからＶ_CCに立ち上がるとき、Ｑ₁′によ
ってあらかじめＶ_CC−Ｖ_thに充電されていたノード４′
は、２Ｖ_CC−Ｖ_thに昇圧される。

【００６７】これにともなって、ノード４はＱ₂′によ
ってＶ_thだけ降下した電圧２（Ｖ_CC−Ｖ_th）となる。次
に、φ_iが０Ｖになって、ノード２がＶ_CCに立ち上がる
とノード４は、さらに昇圧されて３Ｖ_CC−２Ｖ_thとな
る。したがってノード５はＱ₂によってＶ_thだけ降下し
た電圧３（Ｖ_CC−Ｖ_th）となる。Ｑ₂′とＱ₂は一種のダ
イオードだから、このサイクルを多数回続けるとＶ
_Gは、３（Ｖ_CC−Ｖ_th）の直流電圧となる。ＣＰ１，Ｃ
Ｐ２の回路を多数段接続すれば、より高電圧のＶ_Gが得
られる。ここで、２段にした理由は以下の通りである。
すなわち、Ｖ_CCが２.５Ｖと低くなりＶ_thが１Ｖとする
と、１段ではＶ_G＝２（Ｖ_CC−Ｖ_th）であるから、Ｖ_G＝
３Ｖとなる。しかし、これでは、図１５のＱ₀のソース
電圧Ｖ_LはＶ_CCより低い２Ｖとなってしまう。これに対
して、２段にするとＶ_G＝３（Ｖ_CC−Ｖ_th）であるか
ら、Ｖ_G＝４.５Ｖとなる。したがって、Ｖ_LはＶ_CCにで
きるから図１５のようにＶ₀以上でＶ_L＝Ｖ_CCとできる。
しかし、逆にＶ_CCが高電圧になる程Ｖ_Gは過大電圧にな
り関連するトランジスタを破壊してしまうおそれがあ
る。そこでＶ_CCの高電圧側で、何らかのＶ_G制御回路が
必要となる。

【００６８】図３０は、Ｖ_CCの低電圧側でＶ _G〜３（Ｖ
_CC−Ｖ_th）と高い電圧にし、しかも、Ｖ_CCの高電圧側で
関連するトランジスタを保護するために、Ｖ_CC＋２Ｖ_th
にした例である。ここで、これまで述べた回路、たとえ
ば図１６，図１８，図２０，図２２，図２４，図２６の
全体回路もＶ_Gの負荷としてＬＭ１で示した。保護回路
ＣＬ１は、Ｖ_GがＶ_CC＋２Ｖ_th以上になろうとすると
Ｑ₁，Ｑ₂を通して電流が流れる結果Ｖ_CC＋２Ｖ_thに固定
されてしまう。本回路では、ＣＬ１が作動するＶ_CCは３
（Ｖ_CC−Ｖ_th）＝Ｖ_CC＋２Ｖ_thからＶ_CC＝５／２Ｖ_thと
なる。

【００６９】図３１は、ＩＮＶ１，ＩＮＶ２の具体的な
回路である。出力パルスφ₀がＣＰ１，ＣＰ２に印加さ
れる。

【００７０】発振回路ＯＳＣは、チップに内蔵された回
路で構成できるが、図３２はシリコン基板に基板電圧Ｖ
_BBを与えるためにチップ内に内蔵したＶ_BB発生回路を流
用した例である。この利点は、新たに発振回路を設計す
る必要がないので、チップ面積の縮少に効果的である。
さらに、電源電圧Ｖ_CC投入時に、Ｖ_CCがある値に達して
ＯＳＣ′内の発振器が発振してはじめてＶ_BBが発生する
が、これとほぼ同時にＶ_Lも発生するので、Ｖ_Lの負荷と
して接続されるトランジスタには、Ｖ_BBが印加された状
態でＶ_Lが印加されるので、各トランジスタの動作に正
常に行われる。もしも、Ｖ_BBが０Ｖの状態で各トランジ
スタにＶ_Lが印加されると各トランジスタのＶ_thは正常
な値ではないので、過大電流が流れたり、トランジスタ
へのストレス条件が過酷になりトランジスタが破壊する
こともある。

【００７１】次にバッファ回路の具体的実施例を述べ
る。電圧リミッタの負荷として、大容量、あるいは負荷
変動の大きな負荷が付く場合がある。この場合には駆動
能力の大きなバッファ回路を通してこれらの大きな負荷
を駆動する必要がある。この実現手段として、図３３の
ように１個の駆動能力の大きな、すなわちＷ／Ｌの大き
なトランジスタを介して負荷を駆動する、通常の方法が
考えられる。しかし、この方法では図３４に示すよう
に、Ｖ_CCの低電圧側でＶ_thだけの電圧降下があるので性
能が低下する。図３５は、Ｖ_th降下がなく、駆動能力の
大きなバッファ回路の具体例である。Ｖ_PPがＶ_L＋Ｖ_th
よりも大で、Ｒ_PをＱ₁の等価オン抵抗よりもはるかに大
きくしておけば、Ｑ₂のゲート電圧はＶ_L＋Ｖ_thとなる。
したがってＱ₂のソース電圧Ｖ_L1はＶ_Lに等しくなる。Ｑ
₂のＷ／Ｌを大にしておけば所望のバッファ回路が得ら
れる。ここで、Ｖ_CCが低電圧側では、Ｖ_LはＶ_CCになる
からＶ_PPはＶ_CC＋Ｖ_th以上でなければならない。このた
めの回路として図２９全体の回路が使える。結線として
は図３５のＱ₁のドレインに図２９のノード５を接続す
ればよい。ここで、ノード５からみた実効的出力インピ
ーダンスを図３５のＱ₁の等価オン抵抗よりも十分大に
するように、たとえば、図２９のＱ₂のＷ／Ｌ、あるい
はＣ_Bの大きさ、あるいはＯＳＣの発振周波数を適宜調
整すればよい。

【００７２】さて、負荷によってはその負荷の一部を構
成するトランジスタのドレインにＶ_Lを与え、ゲートに
Ｖ_L＋Ｖ_thを与えてＶ_th降下を防ぎ高速動作をさせる必
要のある場合がある。図３６は、このための実施例であ
る。尚ＬＭ₁として、たとえば図１６の回路をＶ_L1は前
述のようにＶ_Lに等しくなり、またＱ₄のゲート電圧はＶ
_L＋２Ｖ_thだからＶ_L2はＶ_L＋Ｖ_thになる。ここでＱ₆，
Ｑ₇の役割は、Ｖ_CCの過渡変動時にＶ_L1に不必要な電荷
が残らないようにするためのものである。Ｑ₆はＶ₀以上
のＶ_CCで動作し、またＱ₇はＶ₀−Ｖ_th以上のＶ_CCで動作
するようにＬＭ１内から図示するように結線されてい
る。ここで、Ｑ₆，Ｑ₇のＷ／ＬはＱ₂にくらべて十分に
小さく選ばれており、Ｑ₆，Ｑ₇を付加したことによるＶ
_Lへの影響を最小限にしている。ここでＱ₇はＶ₀以上の
領域で動作することを前に述べた。Ｖ₀以上の領域で
は、Ｑ₂，Ｑ₄は非飽和領域の動作状態（Ｖ_GS−Ｖ _th＞Ｖ
_DS，Ｖ_GS：ゲート・ソース間電圧、Ｖ_DS：ドレイン・ソ
ース間電圧）であるから、余分な電荷はＱ₂，Ｑ₄を介し
てＶ_CCに放電されるため、Ｑ₇は原理的には不要である
が、Ｖ _CC〜Ｖ₀の近傍ではＱ₂，Ｑ₄のオン抵抗が必要以
上に大になり、その効果が期待できない場合がある。し
たがってこのＱ₇を付加することにより、Ｖ_CCがＶ₀以上
の領域（Ｖ₀−Ｖ_th）から、それ以上のリミッタが正常
に動作している範囲までの広い領域で安定なＶ_L1の値を
得ることができる。

【００７３】なお、Ｑ₅の役割は、Ｖ_L2に対してＶ_L1が
負に変動しようとしたときにＱ₅に電流が流れて、Ｖ_L2
とＶ_L1の差を一定に保たせるものである。また、本実施
例では、Ｖ_LとＶ_L＋Ｖ_thの例を述べたが、Ｑ₁，Ｑ₂の対
あるいは、Ｑ₃，Ｑ₄の対を縦続接続すればＶ_L1との差の
電圧がＶ_thの整数倍となる電圧を発生させ得る。

【００７４】図３７は、図３５，３６のバッファ回路の
駆動能力をさらに向上させるために、図３５，３６の出
力段に接続する他のバッファ回路である。このように駆
動能力のより大きなバッファ回路を接続することにより
大きな負荷容量を駆動できる。まず、Ｖ_L1は、ノード
４，ノード２でＶ_L1＋２Ｖ_th，Ｖ_L1＋Ｖ_thになるが、結
局Ｑ₄によってノード５ではＶ_L1のレベルであるＶ_DPと
なる。ここで問題なのは、負荷ＬＣ１内の大容量Ｃ_Dを
高速で充電するためのＱ₄の負荷駆動能力である。この
能力を高めるためには、負荷を充電する時間帯でＱ₄の
ゲートであるノード２を昇圧する必要がある。このため
のトランジスタがＱ₆〜Ｑ₁₁であり容量がＣ₁，Ｃ₂であ
る。φ₂がオンでＱ₁₃によって放電されたノード６は、
次のφ₁がオンでＱ₁₂，Ｑ₄によって充電される。このと
きＶ_L1＋２Ｖ_thであるノード２とＶ_L1であるノード３
は、φ₁オンにより昇圧される。これによって、Ｑ₁₀，
Ｑ₁₁のコンダクタンスが大になるので昇圧されたノード
２の電圧は、Ｑ₁₀，Ｑ₁₁によってＶ_L1＋Ｖ_thのレベルに
放電される。ここで、この昇圧時間をＱ₄，Ｑ₁₂による
Ｃ_Dの充電時間よりも大にしておけば、高速にＣ_Dは充電
されることになる。なお、Ｑ₆はφ₁によるノード３の昇
圧時に、ノード３とノード１を切りはなすトランジスタ
である。また、φ₂がオン時にはＶ_L1≦３Ｖ_thの条件が
満たされておればＱ₇〜Ｑ₉はオフになるから、Ｑ₁₁のゲ
ートはＶ_th以下となりＱ₁₁はオフとなる。したがって、
Ｑ₃，Ｑ₁₀，Ｑ₁₁を通して電流は流れないので低消費電
力化できる。また、Ｖ_L1＞３Ｖ_thの場合の消費電力を低
減するには、Ｑ₆のオン抵抗を大きくして、低電流化を
図れば良い。このときの３の電圧は、ほぼ３Ｖ_thの安定
した値になる。これによってノード３の昇圧特性も安定
になり、結果として全体回路の動作の安定化が可能にな
る。

【００７５】さて、ここでＱ₇，Ｑ₁₀のソース、ゲート
は共通に接続されていため、ゲートへのバイアス条件が
全く等しい。したがって、

【００７６】

【数７】

【００７７】のようにしておけば、ノード２，３の昇圧
特性を全く等しくでき、回路設計が容易にできる特長を
有している。すなわち、本実施例の特長の一つは、ノー
ド２の昇圧特性をノード３の昇圧特性で自動的に制御で
きる点にあり、このようにすることによって昇圧を行な
わない場合のノード２からＶ_SSへの直流電流パスを軽減
でき、低消費電力化が可能になる。

【００７８】なお、ここでＱ₅はＱ₁₀がＯＦＦのとき
に、ノード２の余分な電荷を放電する作用を有する。

【００７９】図３７の実施例については各種の変形が考
えられる。すなわち、図３７のＱ₆のドレインは、ノー
ド２，３の昇圧特性を極力安定化するように、Ｖ_L1に接
続しているが、Ｖ_CCに接続して、Ｖ_L1への負担を軽減す
ることも可能である。また、同様に、ノード２，３の昇
圧特性を安定化するため、Ｑ₇と同一動作条件になるＱ
₁₀を設けているが、これを除去してノード２と９を直結
し、Ｑ₇のソースとノード９の接続を外した構成として
も良い。この場合は、Ｑ₉とＱ₁₁の関係が、上に述べた
Ｑ₇とＱ₁₀の関係にあるので、同様に昇圧特性を設計で
き、回路占有面積の低減に有効である。またさらに、こ
こでは、Ｑ₇，Ｑ₈，Ｑ₉，の３段接続構成としている
が、これは上に述べた低消費電力化にＣ₂の容量を例え
ば、ＩＳＳＣＣ７２ Dig. of Tech. Papers, P.１４な
どで知られている、ＭＯＳＴのゲートとソース、ドレイ
ン間の反転層容量を用いて低面積で効率良く形成するた
めの配慮である。すなわち、反転層容量を使用するため
には、ゲート電圧はソース、ドレインに対し、Ｖ_th以上
高い電圧を印加する必要があるからである。したがっ
て、Ｖ_thの低いＭＯＳＴ、あるいは通常の容量を用いて
Ｃ₂を形成する場合には、Ｑ₇〜Ｑ₉の接続数は２個、あ
るいは１個に低減することも可能である。

【００８０】図３７のごときバッファ回路は、図１，２
に示すようなＬＳＩ方式で特に必須である。すなわち一
般に図１，２のＶ_Lを発生させる電圧リミッタは、回路
Ａ，Ａ´，Ｂ内の回路電流がアースに向って流れるの
で、電流を供給する能力が特に大であることが望まれ
る。したがって、これまで述べた図３７を含む全体の回
路を、図１，２の電圧リミッタとみなせば、一般のＬＳ
Ｉに用いることができる。

【００８１】なおこれまで述べてきた実施例では、図１
７のように、Ｖ₀以上のＶ_CCで動作させた場合、図１８
の実際の回路は図２７のようにダイオード接続になって
いるので、Ｑ₁´〜Ｑ_S´には電流が流れて消費電力が増
大する。この消費電力の増大は、ＬＳＩ電源すなわち外
部印加電源電圧を電池でバックアップしようとする場合
に問題となる。すなわち通常の外部電源がオフとなった
場合に、電池でバックアップする装置において、ＬＳＩ
自身の消費電力が大きいと電池の電流容量が小さいの
で、バックアップできる時間が制限されてしまう。そこ
で電池でバックアップする期間は、電池から与えられる
Ｖ_CCをＶ₀以下に設定するようにしておけば、Ｑ₁〜Ｑ_S
には電流が流れないので、この分だけバックアップでき
る時間を長くできる。あるいはバックアップする場合の
電池電源電圧Ｖ_CC以上のＶ₀になるようにＱ₁〜Ｑ_Sの段
数を決めることもできる。

【００８２】また通常の動作電源電圧Ｖ_CCを、Ｖ_CC＞Ｖ
₀で選ぶ以外に、Ｖ_CC＜Ｖ₀とすることもできる。こうす
ることによって通常のＶ_CC条件ではＱ₁〜Ｑ_nに電流は流
れないので低電力化できる以外にＶ_CCとＶ_Lの関係が折
れ線になる領域を避けて設計することができるので設計
が容易となるメリットがある。というのは、折れ線の領
域で設計すると、たとえばＶ_Lをある回路の一部に使っ
た場合にＶ_CCを直接使った回路とでＶ_CCに関する特性の
不平衡が生じるので動作が不安定になる場合があり、Ｖ
_CC＜Ｖ₀とすれば、これが避れけられるためである。

【００８３】以上、電圧リミッタをＭＯＳトランジスタ
で構成した具体的実施例について述べた。これらは主と
して、しきい電圧Ｖ_thが正の場合、すなわちエンハンス
メント形のＭＯＳトランジスタを用いた場合の例である
が、特願昭５６−１６８６９８号図１６で開示した如
く、Ｖ_thが負の、すなわちデプレッション形のＭＯＳト
ランジスタを用いた構成も勿論可能である。例えば図１
６の実施例において、図１５の如くＶ _CC＜Ｖ₀の領域で
Ｖ_L＝Ｖ_CCとするためには、Ｑ₀のゲート電圧をＶ _G＞Ｖ
_CC＋Ｖ_th（Ｏ）とする必要があり、このためのＶ_G発生
回路として図２９の回路を用いれば良いことを述べた
が、デプレッション形のＭＯＳトランジスタを用いれ
ば、さらに回路を簡略化できる。図３９は、その具体的
実施例であり、図１６とはＱ₀をデプレッション形ＭＯ
ＳトランジスタＱ₀´として、そのゲートを端子２に接
続している点で異なる。このようにすれば、Ｑ₀´のＶ
_th´（Ｏ）は負であるからＱ₀´は常にオン状態にあ
り、図２９の如きＶ_G発生回路を用いることなく、図１
５に示した所望の特性を実現できる。本実施例では上述
のように回路構成と簡略化できるのみでなく、Ｑ₀´に
流れる電流Ｉ（Ｑ₀´）はＩ（Ｑ₀´）＝β´(Ｏ）・Ｖ
_th（Ｏ)²／２のように、β´(Ｏ）(チャネルコンダクタ
ンス)、Ｖ_th´(Ｏ）（しきい電圧）のみで決まる定電流
となるために、安定した特性の得られる特長を有する。
なお、本実施例は図１６を例にしたが、他の実施例のＱ
₀を本実施例の如くＱ₀´で置き換え、ゲートを端子２に
接続することによってそのまま適用できる。

【００８４】図４０は、１個のデプレッション形ＭＯＳ
トランジスタを用いてバッファ回路を構成した実施例で
あり、図４１はその特性を示している。前に述べた図３
３とは回路構成が同一であるが、ＭＯＳトランジスタが
エンハンスメント形からデプレッション形になっている
点で異なる。本バッフア回路の出力Ｖ_L´は、図４１に
示すように、Ｖ_CCとＶ_Lの差がＭＯＳトランジスタのし
きい電圧Ｖ_thDの絶対値｜Ｖ_thD｜に等しくなる点Ｐから
折れまがり、それ以降はＶ_Lより｜Ｖ_thD｜分高い電圧と
なる。したがって、Ｖ_Lを所望の値より｜Ｖ_thD｜分低く
設定しておけば良い。本実施例では、簡単な回路構成
で、かつ図３４に示した図３３の実施例の特性のよう
に、Ｖ _CC＜Ｖ₀の範囲で、Ｖ_CCよりＶ_th分だけ低い出力
しか得られないという問題点も無くすことができる特長
を有している。

【００８５】

【発明の効果】以上説明したごとく、本発明によればよ
り安定な内部電圧を供給する内部電圧発生手段を有する
半導体集積回路を提供できることになる。

【図面の簡単な説明】

【図１】本発明の実施例を示す。

【図２】本発明の実施例を示す。

【図３】本発明の実施例を示す。

【図４】図３の実施例の特性を示す。

【図５】本発明の実施例を示す。

【図６】図５の実施例の特性を示す。

【図７】本発明の実施例を示す。

【図８】図７の実施例の特性を示す。

【図９】本発明の実施例を示す。

【図１０】図９の実施例の特性を示す。

【図１１】本発明の実施例を示す。

【図１２】図１１の実施例の特性を示す。

【図１３】本発明の実施例を示す。

【図１４】本発明の実施例を示す。

【図１５】図１６の実施例の特性を示す。

【図１６】本発明の実施例を示す。

【図１７】図１８の実施例の特性を示す。

【図１８】本発明の実施例を示す。

【図１９】図２０の実施例の特性を示す。

【図２０】本発明の実施例を示す。

【図２１】図２２の実施例の特性を示す。

【図２２】本発明の実施例を示す。

【図２３】図２４の実施例の特性を示す。

【図２４】本発明の実施例を示す。

【図２５】図２６の実施例の特性を示す。

【図２６】本発明の実施例を示す。

【図２７】本発明の実施例を示す。

【図２８】図２７の実施例の特性を示す。

【図２９】本発明の実施例を示す。

【図３０】本発明の実施例を示す。

【図３１】本発明の実施例を示す。

【図３２】本発明の実施例を示す。

【図３３】本発明の実施例を示す。

【図３４】図３３の実施例の特性を示す。

【図３５】本発明の実施例を示す。

【図３６】本発明の実施例を示す。

【図３７】本発明の実施例を示す。

【図３８】図３７の実施例の特性を示す。

【図３９】本発明の実施例を示す。

【図４０】本発明の実施例を示す。

【図４１】図４０の実施例の特性を示す。

【符号の説明】

Ｑ₀，Ｑ₁，Ｑ₂，Ｑ₁´，Ｑ_S，Ｑ_S´，Ｑ_l，Ｑ_l´，…Ｍ
ＯＳトランジスタ、１３…電圧リミッタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 均 東京都小平市上水本町1479番地 日立マ イクロコンピュータエンジニアリング株 式会社内 (56)参考文献 特開 昭57−172761（ＪＰ，Ａ) 特開 昭50−39030（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】ＭＯＳトランジスタを含む内部回路と、外部電源電圧が供給される電源端子と、 上記外部電源電圧が印加され、上記外部電源電圧とチッ
   プの基準電位との電位差が増大する時に上記電位差が第
   １の電圧になるまでは第１の変化率で変化するとともに
   上記第１の電圧から第２の電圧までは上記第１の変化率
   よりも小さな第２の変化率で変化する内部電圧を出力す
   る内部電圧発生手段とを上記チップ上に具備してなり、 上記内部電圧発生手段はその出力が上記内部回路の１つ
   の動作電圧供給線に共通接続された複数の回路を含み、上記複数の回路の各回路は、上記電源端子と上記動作電
   圧供給線との間にそのソース−ドレイン経路を有するト
   ランジスタを有し、 上記複数の回路の上記トランジスタを同時に導通せしめ
   ることを特徴とする半導体集積回路。
2. 【請求項２】上記複数の回路の上記トランジスタは上記
   電位差が増大するにつれて順次導通を開始することを特
   徴とする請求項１に記載の半導体集積回路。
3. 【請求項３】上記電位差が上記第２の電圧よりも大きく
   なるにつれて順次上記内部電圧の変化率が大きくなるご
   とく、上記内部電圧は変化することを特徴とする請求項
   １又は請求項２の何れかに記載の半導体集積回路。
4. 【請求項４】上記電位差が上記第２の電圧よりも大きく
   なるにつれて順次上記内部電圧の変化率が小さくなるご
   とく、上記内部電圧は変化することを特徴とする請求項
   １又は請求項２の何れかに記載の半導体集積回路。
5. 【請求項５】上記電位差が上記第１の電圧から上記第２
   の電圧よりも大きい第３の電圧までは上記内部電圧の変
   化率は順次大きくなるとともに上記第３の電圧からは上
   記第 ２の電圧から上記第３の電圧までの変化率よりも小
   さい変化率で上記内部電圧が変化することを特徴とする
   請求項１に記載の半導体集積回路。