JP2524074B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2524074B2 JP2524074B2 JP5089690A JP8969093A JP2524074B2 JP 2524074 B2 JP2524074 B2 JP 2524074B2 JP 5089690 A JP5089690 A JP 5089690A JP 8969093 A JP8969093 A JP 8969093A JP 2524074 B2 JP2524074 B2 JP 2524074B2
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Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、外部電源電圧を半導体集積回路チップ内で電圧リ
ミッタを通して降下させ、その電圧をチップ内の微細ト
ランジスタに印加するための電圧リミッタに関するもの
である。
特に、外部電源電圧を半導体集積回路チップ内で電圧リ
ミッタを通して降下させ、その電圧をチップ内の微細ト
ランジスタに印加するための電圧リミッタに関するもの
である。
【0002】
【従来の技術】バイポーラあるいはMOSトランジスタ
などの素子微細化に伴う素子耐圧低下によって、集積回
路の動作電圧はそれにみあって低下させざるを得なくな
ってきている。しかしユーザからみると、使い易い5V
単一電源が望ましい。このような集積回路メーカとユー
ザの異なる要請に応える手段として、外部電源電圧VCC
をチップ内で降下させて、その降下させた電圧VLで微
細素子を動作させることが考えられる。
などの素子微細化に伴う素子耐圧低下によって、集積回
路の動作電圧はそれにみあって低下させざるを得なくな
ってきている。しかしユーザからみると、使い易い5V
単一電源が望ましい。このような集積回路メーカとユー
ザの異なる要請に応える手段として、外部電源電圧VCC
をチップ内で降下させて、その降下させた電圧VLで微
細素子を動作させることが考えられる。
【0003】図1はその一実施例で、たとえば入出力イ
ンターフェース回路を含むチップ10全体の回路A′
を、電圧リミッタ13で降下させた内部電源電圧VLで
動作させる例である。尚、本例では、チップ全体がほぼ
同一寸法の素子で構成できる。
ンターフェース回路を含むチップ10全体の回路A′
を、電圧リミッタ13で降下させた内部電源電圧VLで
動作させる例である。尚、本例では、チップ全体がほぼ
同一寸法の素子で構成できる。
【0004】図2は、特願昭56−57143号で先に
出願したもので、チップ10の実質的集積密度を決定す
る回路Aには微細素子を用い、外部電源電圧VCCを電圧
リミッタ13により降下させた電圧VLで動作させた例
である。一方集積密度にそれほど寄与しないたとえば入
出力インターフェースを含む駆動回路Bには比較的大き
な寸法の素子を用いて、それにVCCを印加させて動作さ
せる例である。これによってチップ外部からみてVCCで
動作する高集積回路(以下LSI)が可能となる。尚、
A,A′,Bの回路は、バイポーラトランジスタあるい
はC−MOSやN−MOSなどのMOSトランジスタの
いずれで構成されていてもよい。またこれら2種類のト
ランジスタが混在していてもよい。また通常動作点のV
CCとして必ずしも5Vにこだわる必要はなく、VCC=
3.5V,VL=2.5Vなどというように設計の都合
によって任意に設定できることは明らかである。
出願したもので、チップ10の実質的集積密度を決定す
る回路Aには微細素子を用い、外部電源電圧VCCを電圧
リミッタ13により降下させた電圧VLで動作させた例
である。一方集積密度にそれほど寄与しないたとえば入
出力インターフェースを含む駆動回路Bには比較的大き
な寸法の素子を用いて、それにVCCを印加させて動作さ
せる例である。これによってチップ外部からみてVCCで
動作する高集積回路(以下LSI)が可能となる。尚、
A,A′,Bの回路は、バイポーラトランジスタあるい
はC−MOSやN−MOSなどのMOSトランジスタの
いずれで構成されていてもよい。またこれら2種類のト
ランジスタが混在していてもよい。また通常動作点のV
CCとして必ずしも5Vにこだわる必要はなく、VCC=
3.5V,VL=2.5Vなどというように設計の都合
によって任意に設定できることは明らかである。
【0005】ここでチップとは、メモリLSI,論理L
SI,あるいはその他のLSIが作りつけられた素片を
示す。すなわちメモリLSIでは、回路Aはメモリアレ
ーならびにその関連回路を、また論理LSIでは、たと
えばマイクロコンピュータのように各種ROMあるいは
RAMの領域のようにある種のセルの繰り返しで構成さ
れる領域などを示す。
SI,あるいはその他のLSIが作りつけられた素片を
示す。すなわちメモリLSIでは、回路Aはメモリアレ
ーならびにその関連回路を、また論理LSIでは、たと
えばマイクロコンピュータのように各種ROMあるいは
RAMの領域のようにある種のセルの繰り返しで構成さ
れる領域などを示す。
【0006】上記の如き電圧リミッタ方式において、電
圧リミッタ回路の具体例が、特願昭56−57143号
あるいは特願昭56−168698号に記載されてい
る。しかし電圧リミッタからみた負荷の性質ならびに、
素子破壊を防止する電圧条件ならびにエージング電圧条
件と通常の動作電圧条件との関係、消費電力などを考慮
した具体例という意味では不十分であった。
圧リミッタ回路の具体例が、特願昭56−57143号
あるいは特願昭56−168698号に記載されてい
る。しかし電圧リミッタからみた負荷の性質ならびに、
素子破壊を防止する電圧条件ならびにエージング電圧条
件と通常の動作電圧条件との関係、消費電力などを考慮
した具体例という意味では不十分であった。
【0007】
【発明が解決しようとする課題】従って本発明の目的
は、より安定な内部電圧を供給する内部電圧発生手段を
有する半導体集積回路を提供することにある。
は、より安定な内部電圧を供給する内部電圧発生手段を
有する半導体集積回路を提供することにある。
【0008】
【課題を解決するための手段】上記目的は、MOSトラ
ンジスタを含む内部回路(A)と、外部電源電圧(VCC)が
供給される電源端子と、上記外部電源電圧(VCC)が印加
され、上記外部電源電圧(VCC)とチップの基準電位(ア
ース)との電位差が増大する時に上記電位差が第1の電
圧(VP0)になるまでは第1の変化率で変化するとともに
上記第1の電圧(VP0)から第2の電圧(VP1)までは上記
第1の変化率よりも小さな第2の変化率で変化する内部
電圧(VL)を出力する内部電圧発生手段(BL)とを上記
チップ上に具備してなり、上記内部電圧発生手段(BL)
はその出力が上記内部回路(A)の1つの動作電圧供給線
に共通接続された複数の回路(BL1〜BLk)を含み、上記複
数の回路(BL1〜BLk)の各回路は、上記電源端子と上記動
作電圧供給線との間にそのソース−ドレイン経路を有す
るトランジスタ(Q)を有し、上記複数の回路の上記トラ
ンジスタ(Q)を同時に導通せしめることにより達成され
る。
ンジスタを含む内部回路(A)と、外部電源電圧(VCC)が
供給される電源端子と、上記外部電源電圧(VCC)が印加
され、上記外部電源電圧(VCC)とチップの基準電位(ア
ース)との電位差が増大する時に上記電位差が第1の電
圧(VP0)になるまでは第1の変化率で変化するとともに
上記第1の電圧(VP0)から第2の電圧(VP1)までは上記
第1の変化率よりも小さな第2の変化率で変化する内部
電圧(VL)を出力する内部電圧発生手段(BL)とを上記
チップ上に具備してなり、上記内部電圧発生手段(BL)
はその出力が上記内部回路(A)の1つの動作電圧供給線
に共通接続された複数の回路(BL1〜BLk)を含み、上記複
数の回路(BL1〜BLk)の各回路は、上記電源端子と上記動
作電圧供給線との間にそのソース−ドレイン経路を有す
るトランジスタ(Q)を有し、上記複数の回路の上記トラ
ンジスタ(Q)を同時に導通せしめることにより達成され
る。
【0009】
【作用】内部電圧発生手段の複数の回路(BL1〜BLk)の出
力(VL)を共通接続したことにより、電流供給能力が大
きくなり、内部電圧(VL)の出力インピーダンスも小さ
くなり、負荷である内部回路(A)の動作電流が変動して
も、内部電圧(VL)が著しく変動することがない。本発
明のその他の目的と特徴とは、以下の実施例から明らか
となろう。
力(VL)を共通接続したことにより、電流供給能力が大
きくなり、内部電圧(VL)の出力インピーダンスも小さ
くなり、負荷である内部回路(A)の動作電流が変動して
も、内部電圧(VL)が著しく変動することがない。本発
明のその他の目的と特徴とは、以下の実施例から明らか
となろう。
【0010】
【実施例】まず、VCCに対して各種のVL特性をもたせ
る電圧リミッタ回路形式とそれらの具体例を述べ、次に
電圧リミッタへの給電法ならびに大きな負荷を駆動する
のに好適な電圧リミッタ用バッファ回路について具体的
実施例を述べる。
る電圧リミッタ回路形式とそれらの具体例を述べ、次に
電圧リミッタへの給電法ならびに大きな負荷を駆動する
のに好適な電圧リミッタ用バッファ回路について具体的
実施例を述べる。
【0011】図3〜図6は、電圧リミッタ回路の基本概
念を示したものである。すなわち図3は、たとえばすで
に出願した特願昭56−168698号の第14図のR
3を可変にし、かつ出力電圧VLが入力される負荷に対す
る電流駆動能力を高めるために、トランジスタQを用い
たものである。ここでトランジスタQの制御端子電圧V
Gは、外部電源電圧VCCの変化に対して変化する特性を
もち、これは回路REFの出力電圧である。すなわち、
図4のように、VCCを0Vから徐々に増大させていった
場合、あるVCCの点VPでVGがトランジスタQをオンに
するものとする。このVP以上のVCCでは、Qは常にオ
ンになるから、基本回路BL全体の実効的インピーダン
スは低下し、したがって実効的インピーダンスRとの比
が変化し、図4のようにVP以上のVCCで領域の異なる
直線となる。ここでVGは、VP以上のVCCで0Vから急
激にある電圧に立ち上がる例を図4で示したが、VCCが
0Vから変化させた場合に、VGは0Vから徐々に上昇
し、VP点でトランジスタQをオンにする電圧レベルに
なる特性でもよい。VGがあるVCC電圧以上で急激に立
ち上がる例は、特願昭56−168698号に示したよ
うに整流特性をもつ素子の縦続接続で回路REFを実現
できる。また除々に立ち上がる例は、単純な抵抗分割回
路で回路REFを実現できる。尚、図4VLのVCCに対
する係数は、RとトランジスタQの設計によって任意に
変えられる。
念を示したものである。すなわち図3は、たとえばすで
に出願した特願昭56−168698号の第14図のR
3を可変にし、かつ出力電圧VLが入力される負荷に対す
る電流駆動能力を高めるために、トランジスタQを用い
たものである。ここでトランジスタQの制御端子電圧V
Gは、外部電源電圧VCCの変化に対して変化する特性を
もち、これは回路REFの出力電圧である。すなわち、
図4のように、VCCを0Vから徐々に増大させていった
場合、あるVCCの点VPでVGがトランジスタQをオンに
するものとする。このVP以上のVCCでは、Qは常にオ
ンになるから、基本回路BL全体の実効的インピーダン
スは低下し、したがって実効的インピーダンスRとの比
が変化し、図4のようにVP以上のVCCで領域の異なる
直線となる。ここでVGは、VP以上のVCCで0Vから急
激にある電圧に立ち上がる例を図4で示したが、VCCが
0Vから変化させた場合に、VGは0Vから徐々に上昇
し、VP点でトランジスタQをオンにする電圧レベルに
なる特性でもよい。VGがあるVCC電圧以上で急激に立
ち上がる例は、特願昭56−168698号に示したよ
うに整流特性をもつ素子の縦続接続で回路REFを実現
できる。また除々に立ち上がる例は、単純な抵抗分割回
路で回路REFを実現できる。尚、図4VLのVCCに対
する係数は、RとトランジスタQの設計によって任意に
変えられる。
【0012】図5は、図3と同じ基本回路BLを用いた
他の実施例である。図3が、VCC側からVLをとり出す
のに対して、アース側からVLをとり出した例である。
回路REFからの出力電圧VGの特性が、VP以上のVCC
でトランジスタQがオンとなるようにしておけば、基本
回路BL全体の実効的インピーダンスと、実効的インピ
ーダンスRによってVLは決定されるから、VLは図6の
ようになる。
他の実施例である。図3が、VCC側からVLをとり出す
のに対して、アース側からVLをとり出した例である。
回路REFからの出力電圧VGの特性が、VP以上のVCC
でトランジスタQがオンとなるようにしておけば、基本
回路BL全体の実効的インピーダンスと、実効的インピ
ーダンスRによってVLは決定されるから、VLは図6の
ようになる。
【0013】尚、図3,図5はトランジスタとしてMO
Sを例にとったが、バイポーラトランジスタでもさしつ
かえない。特に図1、図2の例で、チップ全体がMOS
で構成される場合には、図3,図5は一般にMOSトラ
ンジスタで構成した方が設計しやすく、チップ全体がバ
イポーラトランジスタの場合にはバイポーラトランジス
タで構成した方がよい。しかし場合によっては、チップ
がMOSトランジスタとバイポーラトランジスタで構成
される場合がある。この場合には、用途に応じて、図
3,図5の回路にはMOSトランジスタ、バイポーラト
ランジスタあるいはそれらの混在形を使えることは明ら
かである。また回路REFの特性例として、図4,図6
をあげたが、特にこの例に限定されることはなく、VL
設計の目的に応じて、回路REFの特性を定めればよ
い。またVP以上のVCCで、VLのVCCに対する変化率
(係数)を変える目的は、特願昭56−168698号
にも明らかなように、リミッタ回路の負荷となる、ある
いはVLが印加される微細素子を過大電圧から保護する
ことにある。この場合の問題点は、通常の動作電圧(ノ
ミナル電圧)VCCと、たとえば電圧マージン測定時に印
加できる許容最大電圧VCCを、VPに対してどのような
位置関係で決めるかである。これについては、たとえば
図4では、通常の動作点VCCをVP以下に、また電圧マ
ージン測定時の許容電圧VCCをVP以上に設定すること
もできる。これによってVLはVCCに一致するので通常
の動作条件では比較的高い動作電圧で図1,図2の回路
A,A′,Bが設計できるので、設計が容易である。ま
たVLの変化率が小になった分だけ微細素子が保護され
る結果、マージン測定時の許容電圧VCCを大きな値にと
れる。しかし場合によっては通常動作電圧VCCをVP以
上に設定することも可能である。この場合、回路によっ
ては、VLのVCCに対する変化が少ないために、外部電
源VCCが変化しても、より安定に動作する回路設計が可
能となる。なお図6の例では、通常の動作点VP以上に
設定せざるを得ないことは明らかである。
Sを例にとったが、バイポーラトランジスタでもさしつ
かえない。特に図1、図2の例で、チップ全体がMOS
で構成される場合には、図3,図5は一般にMOSトラ
ンジスタで構成した方が設計しやすく、チップ全体がバ
イポーラトランジスタの場合にはバイポーラトランジス
タで構成した方がよい。しかし場合によっては、チップ
がMOSトランジスタとバイポーラトランジスタで構成
される場合がある。この場合には、用途に応じて、図
3,図5の回路にはMOSトランジスタ、バイポーラト
ランジスタあるいはそれらの混在形を使えることは明ら
かである。また回路REFの特性例として、図4,図6
をあげたが、特にこの例に限定されることはなく、VL
設計の目的に応じて、回路REFの特性を定めればよ
い。またVP以上のVCCで、VLのVCCに対する変化率
(係数)を変える目的は、特願昭56−168698号
にも明らかなように、リミッタ回路の負荷となる、ある
いはVLが印加される微細素子を過大電圧から保護する
ことにある。この場合の問題点は、通常の動作電圧(ノ
ミナル電圧)VCCと、たとえば電圧マージン測定時に印
加できる許容最大電圧VCCを、VPに対してどのような
位置関係で決めるかである。これについては、たとえば
図4では、通常の動作点VCCをVP以下に、また電圧マ
ージン測定時の許容電圧VCCをVP以上に設定すること
もできる。これによってVLはVCCに一致するので通常
の動作条件では比較的高い動作電圧で図1,図2の回路
A,A′,Bが設計できるので、設計が容易である。ま
たVLの変化率が小になった分だけ微細素子が保護され
る結果、マージン測定時の許容電圧VCCを大きな値にと
れる。しかし場合によっては通常動作電圧VCCをVP以
上に設定することも可能である。この場合、回路によっ
ては、VLのVCCに対する変化が少ないために、外部電
源VCCが変化しても、より安定に動作する回路設計が可
能となる。なお図6の例では、通常の動作点VP以上に
設定せざるを得ないことは明らかである。
【0014】次に図3を例に、図3の回路を基本にして
VLのVCCに対する特性を種々変化させた実施例を述べ
る。図7,図8は、図3の回路の実効的インピーダンス
Rに並列に基本回路BLをk個接続した例である。ただ
しVP0でBL0がまずオンし、次にVP1でBL1がオン
し、最後にVPKでBLKがオンするというように各BL
内の回路REFが設定されている。またそれぞれのVL
のVCCに対する変化係数が変えられるように各BL内の
トランジスタが設計されている。VCCが大になるにつれ
てRに対して並列にインピーダンスが次々に加わること
になるので、VLの全体特性はVP0以上のVCCで凹形に
なる。本回路は、特願昭56−168698号第17図
において、エージング時にスイッチを用いてRに並列に
インピーダンスを挿入してVLのVCCに対する係数を大
にする例の具体的でかつ一般的な実施例ともいえる。た
だし本実施例では、それぞれ異なるVPでVLの変化係数
を異ならしめている点に特長がある。本回路は、通常動
作時の動作の安定度ならびに図2の方式における効果的
なエージングという点で実用的な回路である。例えば通
常のVCC動作点を、安定動作せしめるためにVCCに対し
てできるだけVLが変化しないすなわち変化係数が小さ
い点に設定し、エージング時には、特願昭56−168
698号で述べられているように、大きな寸法のトラン
ジスタと小さな寸法のトランジスタのストレス電圧条件
をほぼ等しくするように、変化係数の大きい点に設定す
る。たとえば、図7において、BL0とBL1のみを使用
した場合、図8において、VP0(たとえば2〜3V)と
VP1(たとえば6V)の間では変化係数を小さくし、こ
の間にVCCに関しての通常動作点(たとえば5V)を設
定し、一方VP1とVP2(たとえば7〜9V)の間では変
化係数を大にして、この間にエージング動作点(たとえ
ばVCC=8V)を設定すればよい。尚、設計の目的によ
ってはBL2,BL3と多数用いて、任意のVCC点に動作
電圧点とエージング電圧点を設定できることは明らかで
ある。また多数のBLを用いることによって、VL特性
をVCCに対してより滑らかにすることもできるために内
部回路の動作がより安定にできる。さらには、エージン
グ時にVCC電圧が高いので、電圧リミッタ回路自身を高
耐圧トランジスタで構成することも有効である。このた
めには、たとえば図2の方式で、電圧リミッタ回路を大
きい寸法のトランジスタで構成すればよい。
VLのVCCに対する特性を種々変化させた実施例を述べ
る。図7,図8は、図3の回路の実効的インピーダンス
Rに並列に基本回路BLをk個接続した例である。ただ
しVP0でBL0がまずオンし、次にVP1でBL1がオン
し、最後にVPKでBLKがオンするというように各BL
内の回路REFが設定されている。またそれぞれのVL
のVCCに対する変化係数が変えられるように各BL内の
トランジスタが設計されている。VCCが大になるにつれ
てRに対して並列にインピーダンスが次々に加わること
になるので、VLの全体特性はVP0以上のVCCで凹形に
なる。本回路は、特願昭56−168698号第17図
において、エージング時にスイッチを用いてRに並列に
インピーダンスを挿入してVLのVCCに対する係数を大
にする例の具体的でかつ一般的な実施例ともいえる。た
だし本実施例では、それぞれ異なるVPでVLの変化係数
を異ならしめている点に特長がある。本回路は、通常動
作時の動作の安定度ならびに図2の方式における効果的
なエージングという点で実用的な回路である。例えば通
常のVCC動作点を、安定動作せしめるためにVCCに対し
てできるだけVLが変化しないすなわち変化係数が小さ
い点に設定し、エージング時には、特願昭56−168
698号で述べられているように、大きな寸法のトラン
ジスタと小さな寸法のトランジスタのストレス電圧条件
をほぼ等しくするように、変化係数の大きい点に設定す
る。たとえば、図7において、BL0とBL1のみを使用
した場合、図8において、VP0(たとえば2〜3V)と
VP1(たとえば6V)の間では変化係数を小さくし、こ
の間にVCCに関しての通常動作点(たとえば5V)を設
定し、一方VP1とVP2(たとえば7〜9V)の間では変
化係数を大にして、この間にエージング動作点(たとえ
ばVCC=8V)を設定すればよい。尚、設計の目的によ
ってはBL2,BL3と多数用いて、任意のVCC点に動作
電圧点とエージング電圧点を設定できることは明らかで
ある。また多数のBLを用いることによって、VL特性
をVCCに対してより滑らかにすることもできるために内
部回路の動作がより安定にできる。さらには、エージン
グ時にVCC電圧が高いので、電圧リミッタ回路自身を高
耐圧トランジスタで構成することも有効である。このた
めには、たとえば図2の方式で、電圧リミッタ回路を大
きい寸法のトランジスタで構成すればよい。
【0015】図9,図10は、基本回路BLをアース側
に並列に接続した例である。前述したように各BLを設
計すれば、VLの全体特性はVCCに対して凸形にでき
る。この特性は、たとえば図1の方式において、回路
A′を過大VL電圧から保護するのに有効である。これ
によってチップ全体のVCC電圧マージンを測定する場
合、微細素子を破壊することなく、十分高いVCCを印加
できる利点がある。
に並列に接続した例である。前述したように各BLを設
計すれば、VLの全体特性はVCCに対して凸形にでき
る。この特性は、たとえば図1の方式において、回路
A′を過大VL電圧から保護するのに有効である。これ
によってチップ全体のVCC電圧マージンを測定する場
合、微細素子を破壊することなく、十分高いVCCを印加
できる利点がある。
【0016】尚、用途によっては、図7,図9を混在さ
せることもできる。たとえば通常動作点は変化係数の少
ない点に設定し、エージング時には変化係数の大きい点
に設定する。これらは図7の回路のBL0とBL1で実現
する。さらにこのエージング条件のVCC以上で、素子の
永久破壊を防ぐために、再び変化係数を少なくするため
に、図9の回路形式のように、他のBLをBL0と並列
に動作するように接続する。こうすることによってエー
ジング条件のVCC以上でも素子が破壊しにくい回路が設
計できることになる。
せることもできる。たとえば通常動作点は変化係数の少
ない点に設定し、エージング時には変化係数の大きい点
に設定する。これらは図7の回路のBL0とBL1で実現
する。さらにこのエージング条件のVCC以上で、素子の
永久破壊を防ぐために、再び変化係数を少なくするため
に、図9の回路形式のように、他のBLをBL0と並列
に動作するように接続する。こうすることによってエー
ジング条件のVCC以上でも素子が破壊しにくい回路が設
計できることになる。
【0017】図11,図12は、図3の回路に並列に基
本回路BL′を接続することによって、あるVCC電圧
V′P以上で、VLの変化率を負にしたものである。すな
わちVCCを増加させていくと、まずBL内の回路REF
の出力電圧VGがVP以上でトランジスタQがオンとなり
VCCに対するVLの傾斜は減少する。次にあるVCCすな
わちV′Pで、BL′内のトランジスタQ′がオンにな
るようにREF′を設計しておき、かつQ′のコンダク
タンスが、Qのコンダクタンスよりも十分大きく設計し
ておけば、トランジスタQ′の導通後のVL特性は、B
L′の特性で支配され、VLは図12のように負の傾斜
となる。
本回路BL′を接続することによって、あるVCC電圧
V′P以上で、VLの変化率を負にしたものである。すな
わちVCCを増加させていくと、まずBL内の回路REF
の出力電圧VGがVP以上でトランジスタQがオンとなり
VCCに対するVLの傾斜は減少する。次にあるVCCすな
わちV′Pで、BL′内のトランジスタQ′がオンにな
るようにREF′を設計しておき、かつQ′のコンダク
タンスが、Qのコンダクタンスよりも十分大きく設計し
ておけば、トランジスタQ′の導通後のVL特性は、B
L′の特性で支配され、VLは図12のように負の傾斜
となる。
【0018】本回路の特長は、微細素子の破壊電圧以下
に上記のVL降下点を設定しておけば、VCCを十分昇圧
しても、微細素子は破壊から完全に保護されることであ
る。前述したように図7のBL0とBL1を用いた回路に
おいて、エージング時のVLに対応したVCC以上のVCC
領域で、本回路が作動するように設計すれば、エージン
グ条件以上にVCCが上昇しても素子破壊が防げるので、
特に効果的であることは明らかである。
に上記のVL降下点を設定しておけば、VCCを十分昇圧
しても、微細素子は破壊から完全に保護されることであ
る。前述したように図7のBL0とBL1を用いた回路に
おいて、エージング時のVLに対応したVCC以上のVCC
領域で、本回路が作動するように設計すれば、エージン
グ条件以上にVCCが上昇しても素子破壊が防げるので、
特に効果的であることは明らかである。
【0019】尚、図5においても、図3の例と同様に、
BLを並列接続することによって任意のVL特性が得ら
れることは明らかである。
BLを並列接続することによって任意のVL特性が得ら
れることは明らかである。
【0020】以上電圧リミッタ回路の概念例を述べてき
たが、以下ではこれらの概念に基づいた具体的回路例に
ついて述べる。
たが、以下ではこれらの概念に基づいた具体的回路例に
ついて述べる。
【0021】図13は、バイポーラトランジスタを用い
た図3の実施例である。CVRは定型圧回路であり、そ
の両端子電圧はVCCとは無関係にほぼ一定となるよう
な、例えばツエナーダイオードあるいは通常のダイオー
ドの縦続接続されたものである。(A)は、よく知られ
ている定電圧回路である。これについては、電波科学19
82年,2月号,P.111あるいは、Transistor Circuit Ana
lysis, Joyce and Clarke 著,Addison-Wesley Publish
ing Company, Ine., P.207に詳しい。しかしこのままで
は、VLは定電圧なので、エージング実施時などには不
都合である。そこでこの欠点を解決したのが(B)であ
る。CVRと抵抗rが直列接続されているために、
(C)に示すように、VLはVCCに対して傾斜をもつよ
うになる。
た図3の実施例である。CVRは定型圧回路であり、そ
の両端子電圧はVCCとは無関係にほぼ一定となるよう
な、例えばツエナーダイオードあるいは通常のダイオー
ドの縦続接続されたものである。(A)は、よく知られ
ている定電圧回路である。これについては、電波科学19
82年,2月号,P.111あるいは、Transistor Circuit Ana
lysis, Joyce and Clarke 著,Addison-Wesley Publish
ing Company, Ine., P.207に詳しい。しかしこのままで
は、VLは定電圧なので、エージング実施時などには不
都合である。そこでこの欠点を解決したのが(B)であ
る。CVRと抵抗rが直列接続されているために、
(C)に示すように、VLはVCCに対して傾斜をもつよ
うになる。
【0022】図14は他の実施例である。(A)は、周
知のエミッタフォロアを用いた定電圧電源回路であり、
やはりVLは定電圧なので、(B)ではその解決策とし
て抵抗rを使用している。これによって(C)のような
特性となる。
知のエミッタフォロアを用いた定電圧電源回路であり、
やはりVLは定電圧なので、(B)ではその解決策とし
て抵抗rを使用している。これによって(C)のような
特性となる。
【0023】これら図13,図14の例は、特に図1の
ような方式に好適である。すなわち図1において、入出
力インターフェース関連回路には、通常大きな電流が流
れるため、それにみあって電圧リミッタにも大きな電流
駆動能力が要求される。これにはバイポーラトランジス
タで構成された電圧リミッタが適することは明らかであ
る。
ような方式に好適である。すなわち図1において、入出
力インターフェース関連回路には、通常大きな電流が流
れるため、それにみあって電圧リミッタにも大きな電流
駆動能力が要求される。これにはバイポーラトランジス
タで構成された電圧リミッタが適することは明らかであ
る。
【0024】次に図3,図7,図9,図11をもとに、
電圧リミッタをMOSトランジスタで構成した具体例を
述べる。
電圧リミッタをMOSトランジスタで構成した具体例を
述べる。
【0025】図15は、VLとしてある特定の電圧V0以
上のVCCで傾斜mの特性をもたせた図4の具体的特性例
である。V0以上の電圧でVLの変化が少なくなるため、
その分だけ微細素子の破壊がおこりにくくなる。
上のVCCで傾斜mの特性をもたせた図4の具体的特性例
である。V0以上の電圧でVLの変化が少なくなるため、
その分だけ微細素子の破壊がおこりにくくなる。
【0026】なお、V0以上のVCCでVL=VCCとしてい
るのは以下の理由による。一般にMOSTは動作電圧が
低くなるにつれてトランジスタのしきい値電圧降下によ
って速度が劣化する。これを防ぐためにはV0以上のV
CCのような低電圧側でできるだけ高い電圧にすることが
望ましい。すなわちVCCであることが望ましい。
るのは以下の理由による。一般にMOSTは動作電圧が
低くなるにつれてトランジスタのしきい値電圧降下によ
って速度が劣化する。これを防ぐためにはV0以上のV
CCのような低電圧側でできるだけ高い電圧にすることが
望ましい。すなわちVCCであることが望ましい。
【0027】図16は、そのための具体的な回路の実施
例で図3の具体例に相当する。
例で図3の具体例に相当する。
【0028】本回路の特徴は、出力電圧VLがMOSト
ランジスタQ0とQlのコンダクタンスの比で決まり、M
OSトランジスタQlのコンダクタンスがVLで制御され
ることにある。
ランジスタQ0とQlのコンダクタンスの比で決まり、M
OSトランジスタQlのコンダクタンスがVLで制御され
ることにある。
【0029】本回路では、制御開始電圧V0ならびに傾
斜mは、Q0のゲート電圧VGをVCC+Vth(o)(V
th(o)は、MOSTQ0のしきい値電圧)とすれば、
斜mは、Q0のゲート電圧VGをVCC+Vth(o)(V
th(o)は、MOSTQ0のしきい値電圧)とすれば、
【0030】
【数1】
【0031】と表わされる。ここで、β(o),β(l)
は、Q0,Qlのチャネルコンダクタンス,Vth(i)(i
=1〜n),Vth(l)は、MOSトランジスタQi(i
=1〜n),Qlのしきい値電圧、nはQiの段数であ
る。
は、Q0,Qlのチャネルコンダクタンス,Vth(i)(i
=1〜n),Vth(l)は、MOSトランジスタQi(i
=1〜n),Qlのしきい値電圧、nはQiの段数であ
る。
【0032】したがって、V0,mは、n,Vth(i),
Vth(l),β(l)/β(o)によって任意にかえることが
できる。またV0以上の場合はVL=VCCとするのが望ま
しいことを前に述べたが、V0以下では、Qlがオフだか
らVLはV0で決まる。したがって、このためにはQ0の
VGはVCC+Vth(o)以上の高い電圧でなければならな
い。
Vth(l),β(l)/β(o)によって任意にかえることが
できる。またV0以上の場合はVL=VCCとするのが望ま
しいことを前に述べたが、V0以下では、Qlがオフだか
らVLはV0で決まる。したがって、このためにはQ0の
VGはVCC+Vth(o)以上の高い電圧でなければならな
い。
【0033】尚、計算を単純化し、説明を見通しよくす
るために、図16は実際の回路とは多少異なる。すなわ
ち実用的回路としては、後述の図27のように、縦続接
続されたトランジスタのn番目に、さらに同様な結線の
トランジスタをアースとの間に接続する必要がある。す
なわちアースに向って一種のダイオード接続することに
なる。これはVCCを高い電圧側から低い電圧則へ可変に
した場合に縦続接続されたトランジスタのノードが浮遊
状態になって電荷がとり残されるのを防ぐためのもので
ある。以下の実施例でも説明の都合上省略してある。
るために、図16は実際の回路とは多少異なる。すなわ
ち実用的回路としては、後述の図27のように、縦続接
続されたトランジスタのn番目に、さらに同様な結線の
トランジスタをアースとの間に接続する必要がある。す
なわちアースに向って一種のダイオード接続することに
なる。これはVCCを高い電圧側から低い電圧則へ可変に
した場合に縦続接続されたトランジスタのノードが浮遊
状態になって電荷がとり残されるのを防ぐためのもので
ある。以下の実施例でも説明の都合上省略してある。
【0034】図17は、特願昭56−168698号に
て述べたように、V0′以上で微細トランジスタに対し
て、エージングを効果的に行うために、m′>mにした
特性例である。
て述べたように、V0′以上で微細トランジスタに対し
て、エージングを効果的に行うために、m′>mにした
特性例である。
【0035】図18は、そのための具体的な回路の実施
例である。これらは図7,図8の具体例に相当する。本
回路の特徴は、図16に示した回路の端子1と端子2の
間に、DCV1と同様な回路DCV2を付加することに
よって、V0′以上でDCV1に対する負荷のコンダク
タンスを増加させ、VLの傾斜を増加させることにあ
る。
例である。これらは図7,図8の具体例に相当する。本
回路の特徴は、図16に示した回路の端子1と端子2の
間に、DCV1と同様な回路DCV2を付加することに
よって、V0′以上でDCV1に対する負荷のコンダク
タンスを増加させ、VLの傾斜を増加させることにあ
る。
【0036】本回路では、第2の制御開始電圧V0′
は、
は、
【0037】
【数2】
【0038】で表わされる。また傾斜m′は、MOSト
ランジスタQ0とQl′のコンダクタンスの和とMOSト
ランジスタQlのコンダクタンスの比によって決定され
る。ここで、Vth′(i)(i=1〜n′),Vth′(l)
は、それぞれMOSトランジスタQi′(i=1〜
n′),Ql′のしきい値電圧である。
ランジスタQ0とQl′のコンダクタンスの和とMOSト
ランジスタQlのコンダクタンスの比によって決定され
る。ここで、Vth′(i)(i=1〜n′),Vth′(l)
は、それぞれMOSトランジスタQi′(i=1〜
n′),Ql′のしきい値電圧である。
【0039】したがってV0′,m′は、n,n′,β
(l),β′(l),Vth(i),Vth(l),Vth′(i),V
th′(l)によって任意にかえることができる。ここで
β′(l)は、MOSトランジスタQl′のチャネルコン
ダクタンスである。
(l),β′(l),Vth(i),Vth(l),Vth′(i),V
th′(l)によって任意にかえることができる。ここで
β′(l)は、MOSトランジスタQl′のチャネルコン
ダクタンスである。
【0040】図19は、V0″以上で、あるいは、V0′
とV0″の間とV0″以上のVCCの2点でエージングさせ
るために、m′<m″にした特性例である。
とV0″の間とV0″以上のVCCの2点でエージングさせ
るために、m′<m″にした特性例である。
【0041】図20は、そのための具体的な回路の実施
例である。これらは図7,図8の具体例に相当する。本
回路の特徴は、図16に示した回路の端子1と端子2の
間に、回路DCV1と同様な回路DCV2とDCV3を
付加することによって、DCV1に対する負荷のコンダ
クタンスを順次増加させ、V0′とV0″の2点でVLの
傾斜を2段階に増加させることにある。
例である。これらは図7,図8の具体例に相当する。本
回路の特徴は、図16に示した回路の端子1と端子2の
間に、回路DCV1と同様な回路DCV2とDCV3を
付加することによって、DCV1に対する負荷のコンダ
クタンスを順次増加させ、V0′とV0″の2点でVLの
傾斜を2段階に増加させることにある。
【0042】本回路では、第2,第3の制御開始電圧V
0′,V0″は、それぞれ、
0′,V0″は、それぞれ、
【0043】
【数3】
【0044】で表わされる。ここで、Vth″(i)(i=
1〜n″),Vth″(l)は、それぞれMOSトランジス
タQi″(i=1〜n″),Ql″のしきい値電圧であ
る。また、傾斜m′は、MOSトランジスタQ0とQl′
のコンダクタンスの和と、MOSトランジスタQlのコ
ンダクタンスの比で、m″は、MOSトランジスタ
Q0,Ql′,Ql″のコンダクタンスの和とQlのコンダ
クタンスの比で決定される。
1〜n″),Vth″(l)は、それぞれMOSトランジス
タQi″(i=1〜n″),Ql″のしきい値電圧であ
る。また、傾斜m′は、MOSトランジスタQ0とQl′
のコンダクタンスの和と、MOSトランジスタQlのコ
ンダクタンスの比で、m″は、MOSトランジスタ
Q0,Ql′,Ql″のコンダクタンスの和とQlのコンダ
クタンスの比で決定される。
【0045】したがって、V0′とm′は、n,n′,
β(o),β(l),β′(l),Vth(i),Vth(l),
Vth′(i),Vth′(l)によって、また、V0″とm″
は、n,n′,n″,β(o),β(l),β′(l),β″
(l),Vth(i),Vth(l),Vth′(i),Vth′(l),
Vth″(i),Vth″(l)によって任意にかえることがで
きる。ここで、β″(l)は、Ql″のチャネルコンダク
タンスである。
β(o),β(l),β′(l),Vth(i),Vth(l),
Vth′(i),Vth′(l)によって、また、V0″とm″
は、n,n′,n″,β(o),β(l),β′(l),β″
(l),Vth(i),Vth(l),Vth′(i),Vth′(l),
Vth″(i),Vth″(l)によって任意にかえることがで
きる。ここで、β″(l)は、Ql″のチャネルコンダク
タンスである。
【0046】図21は、V0′以上で、さらに素子に対
する保護効果を強めるためにm>m′にした特性例であ
る。
する保護効果を強めるためにm>m′にした特性例であ
る。
【0047】図22は、そのための具体的な回路の実施
例である。これらは図9,図10の具体例に相当する。
本回路の特徴は、図16に示した回路の端子2とグラン
ドの間に、DCV1と同様な回路DCV2を付加するこ
とによって、V0′でトランジスタQ0に対する負荷のコ
ンダクタンスを増加させVLの傾斜を減少させることに
ある。
例である。これらは図9,図10の具体例に相当する。
本回路の特徴は、図16に示した回路の端子2とグラン
ドの間に、DCV1と同様な回路DCV2を付加するこ
とによって、V0′でトランジスタQ0に対する負荷のコ
ンダクタンスを増加させVLの傾斜を減少させることに
ある。
【0048】本回路では、第2の制御開始電圧V0′
は、
は、
【0049】
【数4】
【0050】で表わされる。また傾斜m′は、Q0のコ
ンダクタンスと、QlとQl′のコンダクタンスの和の比
で表わされる。
ンダクタンスと、QlとQl′のコンダクタンスの和の比
で表わされる。
【0051】したがって、V0′とm′は、n,n′,
β(o),β(l),β′(l),Vth(i),Vth(l),V
th′(i),Vth′(l)によって任意にかえることができ
る。図23は、V0″以上で再び素子に対する保護効果
を与えるためにm′>m″にした特性例である。
β(o),β(l),β′(l),Vth(i),Vth(l),V
th′(i),Vth′(l)によって任意にかえることができ
る。図23は、V0″以上で再び素子に対する保護効果
を与えるためにm′>m″にした特性例である。
【0052】図24は、そのための具体的回路の実施例
である。これは図7,図9を混在させた例に相当する。
本回路の特徴は、前の図18と図21の実施例とを混在
させることによって、V0′とV0″の2点でVLの傾斜
を増加、減少させることにある。
である。これは図7,図9を混在させた例に相当する。
本回路の特徴は、前の図18と図21の実施例とを混在
させることによって、V0′とV0″の2点でVLの傾斜
を増加、減少させることにある。
【0053】本回路では、第2、第3の制御開始電圧V
0′,V0″は、それぞれ、
0′,V0″は、それぞれ、
【0054】
【数5】
【0055】で表わされる。また、傾斜m′は、Q0と
Ql′のコンダクタンスの和とQlのコンダクタンスの比
で、m″は、Q0とQl′のコンダクタンスの和と、Ql
とQl″のコンダクタンスの和の比で表わされる。
Ql′のコンダクタンスの和とQlのコンダクタンスの比
で、m″は、Q0とQl′のコンダクタンスの和と、Ql
とQl″のコンダクタンスの和の比で表わされる。
【0056】したがって、V0′とm′は、n,n′,
β(o),β(l),β′(l),Vth(i),Vth(l),
Vth′(i),Vth′(l)によって、また、V0″とm″
は、n,n′,n″,β(o),β(l),β′(l),β″
(l),Vth(i),Vth(l),Vth′(i),Vth′(l),
Vth″(i),Vth″(l)によって任意にかえることがで
きる。
β(o),β(l),β′(l),Vth(i),Vth(l),
Vth′(i),Vth′(l)によって、また、V0″とm″
は、n,n′,n″,β(o),β(l),β′(l),β″
(l),Vth(i),Vth(l),Vth′(i),Vth′(l),
Vth″(i),Vth″(l)によって任意にかえることがで
きる。
【0057】図25は、V0′以上で電源を降下させ、
素子を高電圧から完全に保護するため、m′<0にした
特性例である。
素子を高電圧から完全に保護するため、m′<0にした
特性例である。
【0058】図26は、そのための具体的回路の実施例
である。これらは図11,図12の具体例に相当する。
本回路の特徴は、図16に示した回路の端子1にDCV
2のQ1′のドレイン、端子2にQl′のドレイン、グラ
ンドにQl′のソースを接続することによって、Ql′の
コンダクタンスをVCCで制御するようにし、かつQl′
のコンダクタンスQ0のコンダクタンスよりも大きく
し、m′<0としたことにある。
である。これらは図11,図12の具体例に相当する。
本回路の特徴は、図16に示した回路の端子1にDCV
2のQ1′のドレイン、端子2にQl′のドレイン、グラ
ンドにQl′のソースを接続することによって、Ql′の
コンダクタンスをVCCで制御するようにし、かつQl′
のコンダクタンスQ0のコンダクタンスよりも大きく
し、m′<0としたことにある。
【0059】本回路では、第2の制御開始電圧V0′な
らびに傾斜m′は、β′(l)≫β(o)とすれば、
らびに傾斜m′は、β′(l)≫β(o)とすれば、
【0060】
【数6】
【0061】と表わされる。
【0062】したがって、V0′,m′は、n′,
Vth′(i),Vth′(l),β′(l)/β(o)によって任
意にかえられる。
Vth′(i),Vth′(l),β′(l)/β(o)によって任
意にかえられる。
【0063】図27,図28は、本回路の具体例とその
特性例である。トランジスタのしきい値はすべて1Vで
あり、VG=VCC+Vth(o)としている。またカッコ内
の数字はトランジスタのチャネル幅をチャネル長で割っ
た値を示し、図28はQl′のその値Wl/Llをパラメ
ータにしたVLを示す。
特性例である。トランジスタのしきい値はすべて1Vで
あり、VG=VCC+Vth(o)としている。またカッコ内
の数字はトランジスタのチャネル幅をチャネル長で割っ
た値を示し、図28はQl′のその値Wl/Llをパラメ
ータにしたVLを示す。
【0064】さて、これまではQ0のゲート電圧は、V
CC+Vthと仮定してきた。これは、計算を簡略化し、回
路の特性を見通し良く記述するためである。しかし、こ
の電圧は、本質的には、VCC+Vthにこだわる必要がな
く、設計の都合により任意にとることができる。
CC+Vthと仮定してきた。これは、計算を簡略化し、回
路の特性を見通し良く記述するためである。しかし、こ
の電圧は、本質的には、VCC+Vthにこだわる必要がな
く、設計の都合により任意にとることができる。
【0065】図29(A)は、図15で述べたようにゲ
ート電圧VGをチップ内で電源電圧VCC以上に昇圧させ
る具体的回路である。
ート電圧VGをチップ内で電源電圧VCC以上に昇圧させ
る具体的回路である。
【0066】チップ内の発振器OSCからの振幅VCCの
パルスφiが0VからVCCに立ち上がるとき、Q1′によ
ってあらかじめVCC−Vthに充電されていたノード4′
は、2VCC−Vthに昇圧される。
パルスφiが0VからVCCに立ち上がるとき、Q1′によ
ってあらかじめVCC−Vthに充電されていたノード4′
は、2VCC−Vthに昇圧される。
【0067】これにともなって、ノード4はQ2′によ
ってVthだけ降下した電圧2(VCC−Vth)となる。次
に、φiが0Vになって、ノード2がVCCに立ち上がる
とノード4は、さらに昇圧されて3VCC−2Vthとな
る。したがってノード5はQ2によってVthだけ降下し
た電圧3(VCC−Vth)となる。Q2′とQ2は一種のダ
イオードだから、このサイクルを多数回続けるとV
Gは、3(VCC−Vth)の直流電圧となる。CP1,C
P2の回路を多数段接続すれば、より高電圧のVGが得
られる。ここで、2段にした理由は以下の通りである。
すなわち、VCCが2.5Vと低くなりVthが1Vとする
と、1段ではVG=2(VCC−Vth)であるから、VG=
3Vとなる。しかし、これでは、図15のQ0のソース
電圧VLはVCCより低い2Vとなってしまう。これに対
して、2段にするとVG=3(VCC−Vth)であるか
ら、VG=4.5Vとなる。したがって、VLはVCCにで
きるから図15のようにV0以上でVL=VCCとできる。
しかし、逆にVCCが高電圧になる程VGは過大電圧にな
り関連するトランジスタを破壊してしまうおそれがあ
る。そこでVCCの高電圧側で、何らかのVG制御回路が
必要となる。
ってVthだけ降下した電圧2(VCC−Vth)となる。次
に、φiが0Vになって、ノード2がVCCに立ち上がる
とノード4は、さらに昇圧されて3VCC−2Vthとな
る。したがってノード5はQ2によってVthだけ降下し
た電圧3(VCC−Vth)となる。Q2′とQ2は一種のダ
イオードだから、このサイクルを多数回続けるとV
Gは、3(VCC−Vth)の直流電圧となる。CP1,C
P2の回路を多数段接続すれば、より高電圧のVGが得
られる。ここで、2段にした理由は以下の通りである。
すなわち、VCCが2.5Vと低くなりVthが1Vとする
と、1段ではVG=2(VCC−Vth)であるから、VG=
3Vとなる。しかし、これでは、図15のQ0のソース
電圧VLはVCCより低い2Vとなってしまう。これに対
して、2段にするとVG=3(VCC−Vth)であるか
ら、VG=4.5Vとなる。したがって、VLはVCCにで
きるから図15のようにV0以上でVL=VCCとできる。
しかし、逆にVCCが高電圧になる程VGは過大電圧にな
り関連するトランジスタを破壊してしまうおそれがあ
る。そこでVCCの高電圧側で、何らかのVG制御回路が
必要となる。
【0068】図30は、VCCの低電圧側でV G〜3(V
CC−Vth)と高い電圧にし、しかも、VCCの高電圧側で
関連するトランジスタを保護するために、VCC+2Vth
にした例である。ここで、これまで述べた回路、たとえ
ば図16,図18,図20,図22,図24,図26の
全体回路もVGの負荷としてLM1で示した。保護回路
CL1は、VGがVCC+2Vth以上になろうとすると
Q1,Q2を通して電流が流れる結果VCC+2Vthに固定
されてしまう。本回路では、CL1が作動するVCCは3
(VCC−Vth)=VCC+2VthからVCC=5/2Vthと
なる。
CC−Vth)と高い電圧にし、しかも、VCCの高電圧側で
関連するトランジスタを保護するために、VCC+2Vth
にした例である。ここで、これまで述べた回路、たとえ
ば図16,図18,図20,図22,図24,図26の
全体回路もVGの負荷としてLM1で示した。保護回路
CL1は、VGがVCC+2Vth以上になろうとすると
Q1,Q2を通して電流が流れる結果VCC+2Vthに固定
されてしまう。本回路では、CL1が作動するVCCは3
(VCC−Vth)=VCC+2VthからVCC=5/2Vthと
なる。
【0069】図31は、INV1,INV2の具体的な
回路である。出力パルスφ0がCP1,CP2に印加さ
れる。
回路である。出力パルスφ0がCP1,CP2に印加さ
れる。
【0070】発振回路OSCは、チップに内蔵された回
路で構成できるが、図32はシリコン基板に基板電圧V
BBを与えるためにチップ内に内蔵したVBB発生回路を流
用した例である。この利点は、新たに発振回路を設計す
る必要がないので、チップ面積の縮少に効果的である。
さらに、電源電圧VCC投入時に、VCCがある値に達して
OSC′内の発振器が発振してはじめてVBBが発生する
が、これとほぼ同時にVLも発生するので、VLの負荷と
して接続されるトランジスタには、VBBが印加された状
態でVLが印加されるので、各トランジスタの動作に正
常に行われる。もしも、VBBが0Vの状態で各トランジ
スタにVLが印加されると各トランジスタのVthは正常
な値ではないので、過大電流が流れたり、トランジスタ
へのストレス条件が過酷になりトランジスタが破壊する
こともある。
路で構成できるが、図32はシリコン基板に基板電圧V
BBを与えるためにチップ内に内蔵したVBB発生回路を流
用した例である。この利点は、新たに発振回路を設計す
る必要がないので、チップ面積の縮少に効果的である。
さらに、電源電圧VCC投入時に、VCCがある値に達して
OSC′内の発振器が発振してはじめてVBBが発生する
が、これとほぼ同時にVLも発生するので、VLの負荷と
して接続されるトランジスタには、VBBが印加された状
態でVLが印加されるので、各トランジスタの動作に正
常に行われる。もしも、VBBが0Vの状態で各トランジ
スタにVLが印加されると各トランジスタのVthは正常
な値ではないので、過大電流が流れたり、トランジスタ
へのストレス条件が過酷になりトランジスタが破壊する
こともある。
【0071】次にバッファ回路の具体的実施例を述べ
る。電圧リミッタの負荷として、大容量、あるいは負荷
変動の大きな負荷が付く場合がある。この場合には駆動
能力の大きなバッファ回路を通してこれらの大きな負荷
を駆動する必要がある。この実現手段として、図33の
ように1個の駆動能力の大きな、すなわちW/Lの大き
なトランジスタを介して負荷を駆動する、通常の方法が
考えられる。しかし、この方法では図34に示すよう
に、VCCの低電圧側でVthだけの電圧降下があるので性
能が低下する。図35は、Vth降下がなく、駆動能力の
大きなバッファ回路の具体例である。VPPがVL+Vth
よりも大で、RPをQ1の等価オン抵抗よりもはるかに大
きくしておけば、Q2のゲート電圧はVL+Vthとなる。
したがってQ2のソース電圧VL1はVLに等しくなる。Q
2のW/Lを大にしておけば所望のバッファ回路が得ら
れる。ここで、VCCが低電圧側では、VLはVCCになる
からVPPはVCC+Vth以上でなければならない。このた
めの回路として図29全体の回路が使える。結線として
は図35のQ1のドレインに図29のノード5を接続す
ればよい。ここで、ノード5からみた実効的出力インピ
ーダンスを図35のQ1の等価オン抵抗よりも十分大に
するように、たとえば、図29のQ2のW/L、あるい
はCBの大きさ、あるいはOSCの発振周波数を適宜調
整すればよい。
る。電圧リミッタの負荷として、大容量、あるいは負荷
変動の大きな負荷が付く場合がある。この場合には駆動
能力の大きなバッファ回路を通してこれらの大きな負荷
を駆動する必要がある。この実現手段として、図33の
ように1個の駆動能力の大きな、すなわちW/Lの大き
なトランジスタを介して負荷を駆動する、通常の方法が
考えられる。しかし、この方法では図34に示すよう
に、VCCの低電圧側でVthだけの電圧降下があるので性
能が低下する。図35は、Vth降下がなく、駆動能力の
大きなバッファ回路の具体例である。VPPがVL+Vth
よりも大で、RPをQ1の等価オン抵抗よりもはるかに大
きくしておけば、Q2のゲート電圧はVL+Vthとなる。
したがってQ2のソース電圧VL1はVLに等しくなる。Q
2のW/Lを大にしておけば所望のバッファ回路が得ら
れる。ここで、VCCが低電圧側では、VLはVCCになる
からVPPはVCC+Vth以上でなければならない。このた
めの回路として図29全体の回路が使える。結線として
は図35のQ1のドレインに図29のノード5を接続す
ればよい。ここで、ノード5からみた実効的出力インピ
ーダンスを図35のQ1の等価オン抵抗よりも十分大に
するように、たとえば、図29のQ2のW/L、あるい
はCBの大きさ、あるいはOSCの発振周波数を適宜調
整すればよい。
【0072】さて、負荷によってはその負荷の一部を構
成するトランジスタのドレインにVLを与え、ゲートに
VL+Vthを与えてVth降下を防ぎ高速動作をさせる必
要のある場合がある。図36は、このための実施例であ
る。尚LM1として、たとえば図16の回路をVL1は前
述のようにVLに等しくなり、またQ4のゲート電圧はV
L+2VthだからVL2はVL+Vthになる。ここでQ6,
Q7の役割は、VCCの過渡変動時にVL1に不必要な電荷
が残らないようにするためのものである。Q6はV0以上
のVCCで動作し、またQ7はV0−Vth以上のVCCで動作
するようにLM1内から図示するように結線されてい
る。ここで、Q6,Q7のW/LはQ2にくらべて十分に
小さく選ばれており、Q6,Q7を付加したことによるV
Lへの影響を最小限にしている。ここでQ7はV0以上の
領域で動作することを前に述べた。V0以上の領域で
は、Q2,Q4は非飽和領域の動作状態(VGS−V th>V
DS,VGS:ゲート・ソース間電圧、VDS:ドレイン・ソ
ース間電圧)であるから、余分な電荷はQ2,Q4を介し
てVCCに放電されるため、Q7は原理的には不要である
が、V CC〜V0の近傍ではQ2,Q4のオン抵抗が必要以
上に大になり、その効果が期待できない場合がある。し
たがってこのQ7を付加することにより、VCCがV0以上
の領域(V0−Vth)から、それ以上のリミッタが正常
に動作している範囲までの広い領域で安定なVL1の値を
得ることができる。
成するトランジスタのドレインにVLを与え、ゲートに
VL+Vthを与えてVth降下を防ぎ高速動作をさせる必
要のある場合がある。図36は、このための実施例であ
る。尚LM1として、たとえば図16の回路をVL1は前
述のようにVLに等しくなり、またQ4のゲート電圧はV
L+2VthだからVL2はVL+Vthになる。ここでQ6,
Q7の役割は、VCCの過渡変動時にVL1に不必要な電荷
が残らないようにするためのものである。Q6はV0以上
のVCCで動作し、またQ7はV0−Vth以上のVCCで動作
するようにLM1内から図示するように結線されてい
る。ここで、Q6,Q7のW/LはQ2にくらべて十分に
小さく選ばれており、Q6,Q7を付加したことによるV
Lへの影響を最小限にしている。ここでQ7はV0以上の
領域で動作することを前に述べた。V0以上の領域で
は、Q2,Q4は非飽和領域の動作状態(VGS−V th>V
DS,VGS:ゲート・ソース間電圧、VDS:ドレイン・ソ
ース間電圧)であるから、余分な電荷はQ2,Q4を介し
てVCCに放電されるため、Q7は原理的には不要である
が、V CC〜V0の近傍ではQ2,Q4のオン抵抗が必要以
上に大になり、その効果が期待できない場合がある。し
たがってこのQ7を付加することにより、VCCがV0以上
の領域(V0−Vth)から、それ以上のリミッタが正常
に動作している範囲までの広い領域で安定なVL1の値を
得ることができる。
【0073】なお、Q5の役割は、VL2に対してVL1が
負に変動しようとしたときにQ5に電流が流れて、VL2
とVL1の差を一定に保たせるものである。また、本実施
例では、VLとVL+Vthの例を述べたが、Q1,Q2の対
あるいは、Q3,Q4の対を縦続接続すればVL1との差の
電圧がVthの整数倍となる電圧を発生させ得る。
負に変動しようとしたときにQ5に電流が流れて、VL2
とVL1の差を一定に保たせるものである。また、本実施
例では、VLとVL+Vthの例を述べたが、Q1,Q2の対
あるいは、Q3,Q4の対を縦続接続すればVL1との差の
電圧がVthの整数倍となる電圧を発生させ得る。
【0074】図37は、図35,36のバッファ回路の
駆動能力をさらに向上させるために、図35,36の出
力段に接続する他のバッファ回路である。このように駆
動能力のより大きなバッファ回路を接続することにより
大きな負荷容量を駆動できる。まず、VL1は、ノード
4,ノード2でVL1+2Vth,VL1+Vthになるが、結
局Q4によってノード5ではVL1のレベルであるVDPと
なる。ここで問題なのは、負荷LC1内の大容量CDを
高速で充電するためのQ4の負荷駆動能力である。この
能力を高めるためには、負荷を充電する時間帯でQ4の
ゲートであるノード2を昇圧する必要がある。このため
のトランジスタがQ6〜Q11であり容量がC1,C2であ
る。φ2がオンでQ13によって放電されたノード6は、
次のφ1がオンでQ12,Q4によって充電される。このと
きVL1+2Vthであるノード2とVL1であるノード3
は、φ1オンにより昇圧される。これによって、Q10,
Q11のコンダクタンスが大になるので昇圧されたノード
2の電圧は、Q10,Q11によってVL1+Vthのレベルに
放電される。ここで、この昇圧時間をQ4,Q12による
CDの充電時間よりも大にしておけば、高速にCDは充電
されることになる。なお、Q6はφ1によるノード3の昇
圧時に、ノード3とノード1を切りはなすトランジスタ
である。また、φ2がオン時にはVL1≦3Vthの条件が
満たされておればQ7〜Q9はオフになるから、Q11のゲ
ートはVth以下となりQ11はオフとなる。したがって、
Q3,Q10,Q11を通して電流は流れないので低消費電
力化できる。また、VL1>3Vthの場合の消費電力を低
減するには、Q6のオン抵抗を大きくして、低電流化を
図れば良い。このときの3の電圧は、ほぼ3Vthの安定
した値になる。これによってノード3の昇圧特性も安定
になり、結果として全体回路の動作の安定化が可能にな
る。
駆動能力をさらに向上させるために、図35,36の出
力段に接続する他のバッファ回路である。このように駆
動能力のより大きなバッファ回路を接続することにより
大きな負荷容量を駆動できる。まず、VL1は、ノード
4,ノード2でVL1+2Vth,VL1+Vthになるが、結
局Q4によってノード5ではVL1のレベルであるVDPと
なる。ここで問題なのは、負荷LC1内の大容量CDを
高速で充電するためのQ4の負荷駆動能力である。この
能力を高めるためには、負荷を充電する時間帯でQ4の
ゲートであるノード2を昇圧する必要がある。このため
のトランジスタがQ6〜Q11であり容量がC1,C2であ
る。φ2がオンでQ13によって放電されたノード6は、
次のφ1がオンでQ12,Q4によって充電される。このと
きVL1+2Vthであるノード2とVL1であるノード3
は、φ1オンにより昇圧される。これによって、Q10,
Q11のコンダクタンスが大になるので昇圧されたノード
2の電圧は、Q10,Q11によってVL1+Vthのレベルに
放電される。ここで、この昇圧時間をQ4,Q12による
CDの充電時間よりも大にしておけば、高速にCDは充電
されることになる。なお、Q6はφ1によるノード3の昇
圧時に、ノード3とノード1を切りはなすトランジスタ
である。また、φ2がオン時にはVL1≦3Vthの条件が
満たされておればQ7〜Q9はオフになるから、Q11のゲ
ートはVth以下となりQ11はオフとなる。したがって、
Q3,Q10,Q11を通して電流は流れないので低消費電
力化できる。また、VL1>3Vthの場合の消費電力を低
減するには、Q6のオン抵抗を大きくして、低電流化を
図れば良い。このときの3の電圧は、ほぼ3Vthの安定
した値になる。これによってノード3の昇圧特性も安定
になり、結果として全体回路の動作の安定化が可能にな
る。
【0075】さて、ここでQ7,Q10のソース、ゲート
は共通に接続されていため、ゲートへのバイアス条件が
全く等しい。したがって、
は共通に接続されていため、ゲートへのバイアス条件が
全く等しい。したがって、
【0076】
【数7】
【0077】のようにしておけば、ノード2,3の昇圧
特性を全く等しくでき、回路設計が容易にできる特長を
有している。すなわち、本実施例の特長の一つは、ノー
ド2の昇圧特性をノード3の昇圧特性で自動的に制御で
きる点にあり、このようにすることによって昇圧を行な
わない場合のノード2からVSSへの直流電流パスを軽減
でき、低消費電力化が可能になる。
特性を全く等しくでき、回路設計が容易にできる特長を
有している。すなわち、本実施例の特長の一つは、ノー
ド2の昇圧特性をノード3の昇圧特性で自動的に制御で
きる点にあり、このようにすることによって昇圧を行な
わない場合のノード2からVSSへの直流電流パスを軽減
でき、低消費電力化が可能になる。
【0078】なお、ここでQ5はQ10がOFFのとき
に、ノード2の余分な電荷を放電する作用を有する。
に、ノード2の余分な電荷を放電する作用を有する。
【0079】図37の実施例については各種の変形が考
えられる。すなわち、図37のQ6のドレインは、ノー
ド2,3の昇圧特性を極力安定化するように、VL1に接
続しているが、VCCに接続して、VL1への負担を軽減す
ることも可能である。また、同様に、ノード2,3の昇
圧特性を安定化するため、Q7と同一動作条件になるQ
10を設けているが、これを除去してノード2と9を直結
し、Q7のソースとノード9の接続を外した構成として
も良い。この場合は、Q9とQ11の関係が、上に述べた
Q7とQ10の関係にあるので、同様に昇圧特性を設計で
き、回路占有面積の低減に有効である。またさらに、こ
こでは、Q7,Q8,Q9,の3段接続構成としている
が、これは上に述べた低消費電力化にC2の容量を例え
ば、ISSCC72 Dig. of Tech. Papers, P.14な
どで知られている、MOSTのゲートとソース、ドレイ
ン間の反転層容量を用いて低面積で効率良く形成するた
めの配慮である。すなわち、反転層容量を使用するため
には、ゲート電圧はソース、ドレインに対し、Vth以上
高い電圧を印加する必要があるからである。したがっ
て、Vthの低いMOST、あるいは通常の容量を用いて
C2を形成する場合には、Q7〜Q9の接続数は2個、あ
るいは1個に低減することも可能である。
えられる。すなわち、図37のQ6のドレインは、ノー
ド2,3の昇圧特性を極力安定化するように、VL1に接
続しているが、VCCに接続して、VL1への負担を軽減す
ることも可能である。また、同様に、ノード2,3の昇
圧特性を安定化するため、Q7と同一動作条件になるQ
10を設けているが、これを除去してノード2と9を直結
し、Q7のソースとノード9の接続を外した構成として
も良い。この場合は、Q9とQ11の関係が、上に述べた
Q7とQ10の関係にあるので、同様に昇圧特性を設計で
き、回路占有面積の低減に有効である。またさらに、こ
こでは、Q7,Q8,Q9,の3段接続構成としている
が、これは上に述べた低消費電力化にC2の容量を例え
ば、ISSCC72 Dig. of Tech. Papers, P.14な
どで知られている、MOSTのゲートとソース、ドレイ
ン間の反転層容量を用いて低面積で効率良く形成するた
めの配慮である。すなわち、反転層容量を使用するため
には、ゲート電圧はソース、ドレインに対し、Vth以上
高い電圧を印加する必要があるからである。したがっ
て、Vthの低いMOST、あるいは通常の容量を用いて
C2を形成する場合には、Q7〜Q9の接続数は2個、あ
るいは1個に低減することも可能である。
【0080】図37のごときバッファ回路は、図1,2
に示すようなLSI方式で特に必須である。すなわち一
般に図1,2のVLを発生させる電圧リミッタは、回路
A,A´,B内の回路電流がアースに向って流れるの
で、電流を供給する能力が特に大であることが望まれ
る。したがって、これまで述べた図37を含む全体の回
路を、図1,2の電圧リミッタとみなせば、一般のLS
Iに用いることができる。
に示すようなLSI方式で特に必須である。すなわち一
般に図1,2のVLを発生させる電圧リミッタは、回路
A,A´,B内の回路電流がアースに向って流れるの
で、電流を供給する能力が特に大であることが望まれ
る。したがって、これまで述べた図37を含む全体の回
路を、図1,2の電圧リミッタとみなせば、一般のLS
Iに用いることができる。
【0081】なおこれまで述べてきた実施例では、図1
7のように、V0以上のVCCで動作させた場合、図18
の実際の回路は図27のようにダイオード接続になって
いるので、Q1´〜QS´には電流が流れて消費電力が増
大する。この消費電力の増大は、LSI電源すなわち外
部印加電源電圧を電池でバックアップしようとする場合
に問題となる。すなわち通常の外部電源がオフとなった
場合に、電池でバックアップする装置において、LSI
自身の消費電力が大きいと電池の電流容量が小さいの
で、バックアップできる時間が制限されてしまう。そこ
で電池でバックアップする期間は、電池から与えられる
VCCをV0以下に設定するようにしておけば、Q1〜QS
には電流が流れないので、この分だけバックアップでき
る時間を長くできる。あるいはバックアップする場合の
電池電源電圧VCC以上のV0になるようにQ1〜QSの段
数を決めることもできる。
7のように、V0以上のVCCで動作させた場合、図18
の実際の回路は図27のようにダイオード接続になって
いるので、Q1´〜QS´には電流が流れて消費電力が増
大する。この消費電力の増大は、LSI電源すなわち外
部印加電源電圧を電池でバックアップしようとする場合
に問題となる。すなわち通常の外部電源がオフとなった
場合に、電池でバックアップする装置において、LSI
自身の消費電力が大きいと電池の電流容量が小さいの
で、バックアップできる時間が制限されてしまう。そこ
で電池でバックアップする期間は、電池から与えられる
VCCをV0以下に設定するようにしておけば、Q1〜QS
には電流が流れないので、この分だけバックアップでき
る時間を長くできる。あるいはバックアップする場合の
電池電源電圧VCC以上のV0になるようにQ1〜QSの段
数を決めることもできる。
【0082】また通常の動作電源電圧VCCを、VCC>V
0で選ぶ以外に、VCC<V0とすることもできる。こうす
ることによって通常のVCC条件ではQ1〜Qnに電流は流
れないので低電力化できる以外にVCCとVLの関係が折
れ線になる領域を避けて設計することができるので設計
が容易となるメリットがある。というのは、折れ線の領
域で設計すると、たとえばVLをある回路の一部に使っ
た場合にVCCを直接使った回路とでVCCに関する特性の
不平衡が生じるので動作が不安定になる場合があり、V
CC<V0とすれば、これが避れけられるためである。
0で選ぶ以外に、VCC<V0とすることもできる。こうす
ることによって通常のVCC条件ではQ1〜Qnに電流は流
れないので低電力化できる以外にVCCとVLの関係が折
れ線になる領域を避けて設計することができるので設計
が容易となるメリットがある。というのは、折れ線の領
域で設計すると、たとえばVLをある回路の一部に使っ
た場合にVCCを直接使った回路とでVCCに関する特性の
不平衡が生じるので動作が不安定になる場合があり、V
CC<V0とすれば、これが避れけられるためである。
【0083】以上、電圧リミッタをMOSトランジスタ
で構成した具体的実施例について述べた。これらは主と
して、しきい電圧Vthが正の場合、すなわちエンハンス
メント形のMOSトランジスタを用いた場合の例である
が、特願昭56−168698号図16で開示した如
く、Vthが負の、すなわちデプレッション形のMOSト
ランジスタを用いた構成も勿論可能である。例えば図1
6の実施例において、図15の如くV CC<V0の領域で
VL=VCCとするためには、Q0のゲート電圧をV G>V
CC+Vth(O)とする必要があり、このためのVG発生
回路として図29の回路を用いれば良いことを述べた
が、デプレッション形のMOSトランジスタを用いれ
ば、さらに回路を簡略化できる。図39は、その具体的
実施例であり、図16とはQ0をデプレッション形MO
SトランジスタQ0´として、そのゲートを端子2に接
続している点で異なる。このようにすれば、Q0´のV
th´(O)は負であるからQ0´は常にオン状態にあ
り、図29の如きVG発生回路を用いることなく、図1
5に示した所望の特性を実現できる。本実施例では上述
のように回路構成と簡略化できるのみでなく、Q0´に
流れる電流I(Q0´)はI(Q0´)=β´(O)・V
th(O)2/2のように、β´(O)(チャネルコンダクタ
ンス)、Vth´(O)(しきい電圧)のみで決まる定電流
となるために、安定した特性の得られる特長を有する。
なお、本実施例は図16を例にしたが、他の実施例のQ
0を本実施例の如くQ0´で置き換え、ゲートを端子2に
接続することによってそのまま適用できる。
で構成した具体的実施例について述べた。これらは主と
して、しきい電圧Vthが正の場合、すなわちエンハンス
メント形のMOSトランジスタを用いた場合の例である
が、特願昭56−168698号図16で開示した如
く、Vthが負の、すなわちデプレッション形のMOSト
ランジスタを用いた構成も勿論可能である。例えば図1
6の実施例において、図15の如くV CC<V0の領域で
VL=VCCとするためには、Q0のゲート電圧をV G>V
CC+Vth(O)とする必要があり、このためのVG発生
回路として図29の回路を用いれば良いことを述べた
が、デプレッション形のMOSトランジスタを用いれ
ば、さらに回路を簡略化できる。図39は、その具体的
実施例であり、図16とはQ0をデプレッション形MO
SトランジスタQ0´として、そのゲートを端子2に接
続している点で異なる。このようにすれば、Q0´のV
th´(O)は負であるからQ0´は常にオン状態にあ
り、図29の如きVG発生回路を用いることなく、図1
5に示した所望の特性を実現できる。本実施例では上述
のように回路構成と簡略化できるのみでなく、Q0´に
流れる電流I(Q0´)はI(Q0´)=β´(O)・V
th(O)2/2のように、β´(O)(チャネルコンダクタ
ンス)、Vth´(O)(しきい電圧)のみで決まる定電流
となるために、安定した特性の得られる特長を有する。
なお、本実施例は図16を例にしたが、他の実施例のQ
0を本実施例の如くQ0´で置き換え、ゲートを端子2に
接続することによってそのまま適用できる。
【0084】図40は、1個のデプレッション形MOS
トランジスタを用いてバッファ回路を構成した実施例で
あり、図41はその特性を示している。前に述べた図3
3とは回路構成が同一であるが、MOSトランジスタが
エンハンスメント形からデプレッション形になっている
点で異なる。本バッフア回路の出力VL´は、図41に
示すように、VCCとVLの差がMOSトランジスタのし
きい電圧VthDの絶対値|VthD|に等しくなる点Pから
折れまがり、それ以降はVLより|VthD|分高い電圧と
なる。したがって、VLを所望の値より|VthD|分低く
設定しておけば良い。本実施例では、簡単な回路構成
で、かつ図34に示した図33の実施例の特性のよう
に、V CC<V0の範囲で、VCCよりVth分だけ低い出力
しか得られないという問題点も無くすことができる特長
を有している。
トランジスタを用いてバッファ回路を構成した実施例で
あり、図41はその特性を示している。前に述べた図3
3とは回路構成が同一であるが、MOSトランジスタが
エンハンスメント形からデプレッション形になっている
点で異なる。本バッフア回路の出力VL´は、図41に
示すように、VCCとVLの差がMOSトランジスタのし
きい電圧VthDの絶対値|VthD|に等しくなる点Pから
折れまがり、それ以降はVLより|VthD|分高い電圧と
なる。したがって、VLを所望の値より|VthD|分低く
設定しておけば良い。本実施例では、簡単な回路構成
で、かつ図34に示した図33の実施例の特性のよう
に、V CC<V0の範囲で、VCCよりVth分だけ低い出力
しか得られないという問題点も無くすことができる特長
を有している。
【0085】
【発明の効果】以上説明したごとく、本発明によればよ
り安定な内部電圧を供給する内部電圧発生手段を有する
半導体集積回路を提供できることになる。
り安定な内部電圧を供給する内部電圧発生手段を有する
半導体集積回路を提供できることになる。
【図1】本発明の実施例を示す。
【図2】本発明の実施例を示す。
【図3】本発明の実施例を示す。
【図4】図3の実施例の特性を示す。
【図5】本発明の実施例を示す。
【図6】図5の実施例の特性を示す。
【図7】本発明の実施例を示す。
【図8】図7の実施例の特性を示す。
【図9】本発明の実施例を示す。
【図10】図9の実施例の特性を示す。
【図11】本発明の実施例を示す。
【図12】図11の実施例の特性を示す。
【図13】本発明の実施例を示す。
【図14】本発明の実施例を示す。
【図15】図16の実施例の特性を示す。
【図16】本発明の実施例を示す。
【図17】図18の実施例の特性を示す。
【図18】本発明の実施例を示す。
【図19】図20の実施例の特性を示す。
【図20】本発明の実施例を示す。
【図21】図22の実施例の特性を示す。
【図22】本発明の実施例を示す。
【図23】図24の実施例の特性を示す。
【図24】本発明の実施例を示す。
【図25】図26の実施例の特性を示す。
【図26】本発明の実施例を示す。
【図27】本発明の実施例を示す。
【図28】図27の実施例の特性を示す。
【図29】本発明の実施例を示す。
【図30】本発明の実施例を示す。
【図31】本発明の実施例を示す。
【図32】本発明の実施例を示す。
【図33】本発明の実施例を示す。
【図34】図33の実施例の特性を示す。
【図35】本発明の実施例を示す。
【図36】本発明の実施例を示す。
【図37】本発明の実施例を示す。
【図38】図37の実施例の特性を示す。
【図39】本発明の実施例を示す。
【図40】本発明の実施例を示す。
【図41】図40の実施例の特性を示す。
Q0,Q1,Q2,Q1´,QS,QS´,Ql,Ql´,…M
OSトランジスタ、13…電圧リミッタ。
OSトランジスタ、13…電圧リミッタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 均 東京都小平市上水本町1479番地 日立マ イクロコンピュータエンジニアリング株 式会社内 (56)参考文献 特開 昭57−172761(JP,A) 特開 昭50−39030(JP,A)
Claims (5)
- 【請求項1】MOSトランジスタを含む内部回路と、外部電源電圧が供給される電源端子と、 上記外部電源電圧が印加され、上記外部電源電圧とチッ
プの基準電位との電位差が増大する時に上記電位差が第
1の電圧になるまでは第1の変化率で変化するとともに
上記第1の電圧から第2の電圧までは上記第1の変化率
よりも小さな第2の変化率で変化する内部電圧を出力す
る内部電圧発生手段とを上記チップ上に具備してなり、 上記内部電圧発生手段はその出力が上記内部回路の1つ
の動作電圧供給線に共通接続された複数の回路を含み、上記複数の回路の各回路は、上記電源端子と上記動作電
圧供給線との間にそのソース−ドレイン経路を有するト
ランジスタを有し、 上記複数の回路の上記トランジスタを同時に導通せしめ
ることを特徴とする半導体集積回路。 - 【請求項2】上記複数の回路の上記トランジスタは上記
電位差が増大するにつれて順次導通を開始することを特
徴とする請求項1に記載の半導体集積回路。 - 【請求項3】上記電位差が上記第2の電圧よりも大きく
なるにつれて順次上記内部電圧の変化率が大きくなるご
とく、上記内部電圧は変化することを特徴とする請求項
1又は請求項2の何れかに記載の半導体集積回路。 - 【請求項4】上記電位差が上記第2の電圧よりも大きく
なるにつれて順次上記内部電圧の変化率が小さくなるご
とく、上記内部電圧は変化することを特徴とする請求項
1又は請求項2の何れかに記載の半導体集積回路。 - 【請求項5】上記電位差が上記第1の電圧から上記第2
の電圧よりも大きい第3の電圧までは上記内部電圧の変
化率は順次大きくなるとともに上記第3の電圧からは上
記第 2の電圧から上記第3の電圧までの変化率よりも小
さい変化率で上記内部電圧が変化することを特徴とする
請求項1に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5089690A JP2524074B2 (ja) | 1993-04-16 | 1993-04-16 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5089690A JP2524074B2 (ja) | 1993-04-16 | 1993-04-16 | 半導体集積回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57220083A Division JPS59111514A (ja) | 1981-04-17 | 1982-12-17 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06104392A JPH06104392A (ja) | 1994-04-15 |
JP2524074B2 true JP2524074B2 (ja) | 1996-08-14 |
Family
ID=13977764
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5089690A Expired - Lifetime JP2524074B2 (ja) | 1993-04-16 | 1993-04-16 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2524074B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57172761A (en) * | 1981-04-17 | 1982-10-23 | Hitachi Ltd | Semiconductor integrated circuit |
-
1993
- 1993-04-16 JP JP5089690A patent/JP2524074B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06104392A (ja) | 1994-04-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960402 |