KR920004655B1 - 반도체장치 - Google Patents

Abstract

내용 없음.

Description

반도체장치

제 1 도, 제 2 도는 전압리미터회로를 갖는 반도체집적회로를 도시한 도면.

제 3 도, 제 5 도는 본발명의 실시예의 장치를 구성하는 기본회로를 도시한 도면.

제 4 도, 제 6 도는 각각 제 3 도, 제 5 도의 회로의 특성을 도시한 도면.

제 7 도, 제 9 도, 제 11 도는 본 발명의 실시예의 장치를 도시한 도면.

제 8 도, 제 10 도, 제 12 도는 각각 제 7 도, 제 9 도, 제 11 도의 회로의 특성을 도시한 도면.

제 13 도, 제 14 도는 제 3 도의 회로를 구체적으로 도시한 도면.

제 15 도는 제 4 도에 도시된 특성을 보다 상세하게 도시한 도면.

제 16 도는 제 3 도의 회로의 다른 구체적인 예를 도시한 도면.

제 17 도는 제 8 도에 도시한 특성을 구체적으로 도시한 도면.

제 18 도는 제 17 도의 특성을 얻기 위한 회로를 도시한 도면.

제 19 도는 제 8 도에 도시한 특성을 구체적으로 도시한 도면.

제 20 도는 제 19 도의 특성을 얻기 위한 회로를 도시한 도면.

제 21 도는 제 10 도에 도시하는 특성을 구체적으로 도시한 도면.

제 22 도는 제 21 도의 특성을 얻기 위한 회로를 도시한 도면.

제 23 도는 본 발명의 다른 실시예의 특성을 도시한 도면.

제 24 도는 제 23 도의 특성을 얻기 위한 회로를 도시한 도면.

제 25 도는 제 12 도에 도시한 특성을 구체적으로 도시한 도면.

제 26 도는 제 25 도의 특성을 얻기 위한 회로를 도시한 도면.

제 27 도는 제 26 도의 회로를 더욱 구체적으로 한 예를 도시한 도면.

제 28 도는 제 27 도의 회로의 실제의 특성을 도시한 도면.

제 29 도는 A는 본 발명의 실시예의 회로에 사용하는 게이트신호 발생기를 도시한 도면.

제 29b 도는 제 29a 도의 회로의 타이밍도.

제 30 도는 제 29a 도에 도시한 회로와 제 16 도, 제 18 도, 제 20 도, 제 22 도, 제 24 도 또는 제 26 도에 도시하는 회로를 접속하는 보호회로를 도시한 도면.

제 31 도는 제 29a 도에 도시하는 회로에 사용하는 인버터의 구체적인 회로를 도시한 도면.

제 32 도는 제 29a 도에 도시하는 회로에 사용하는 발진회로의 구체적인 회로를 도시한 도면.

제 33 도는 제 16 도, 제 18 도, 제 20 도, 제 22 도, 제 24 도 또는 제 26 도에 도시하는 회로의 출력버퍼회로의 예를 도시한 도면.

제 34 도는 제 33 도의 회로의 특성을 도시한 도면.

제 35 도, 제 36 도, 제 37 도는 각각 버퍼회로의 다른 예를 도시한 도면.

제 38 도는 제 37 도의 회로의 타이밍도.

제 39 도는 제 3도의 회로의 구체적인 예를 도시한 도면.

제 40 도는 버퍼회로의 예를 도시한 도면.

제 41 도는 제 40 도의 회로의 특성을 도시한 도면.

본 발명은 반도체장치에 관한 것으로, 특히 외부전원전압을 반도체직접회로의 칩내에서 강압하는 전압리미터에 관한 것이다.

바이폴라 MOS 트랜지스터 등의 소자미세화에 따르는 소자내압의 저하에 의해서 집적회로의 동작전압은 그것에 맞추어서 저하시키지 않을 수 없게 되고 있다. 그러나, 사용자에서 보면 사용하기 쉬운 5V 단일전원이 바람직하다. 이와 같은 집적회로메이커와 사용자의 다른 요청에 대응할 수 있는 수단으로써, 외부 전원전압 Vcc를 칩내에서 강하시키고, 그 강하시킨 전압 V_L로 동작시키는 예이다.

제 1 도는 그 예로써, 예를들면 입출력인터페이스회로를 포함하는 칩(10) 전체의 회로 A'를 내부전원전압발생 수단인 전압리미터(13)으로 강하시킨 내부전원전압 V_L로 미세소자를 동작시키는 것이 고려된다.

제 2 도는 일본국 특허출원 소화56-57143호(일본국 특허공개 공보 소화57-172761호)에서 나타낸 반도체 장치로써, 칩(10)의 실질적인 집적밀도를 결정하는 내부회로 A에는 제1의 미세소자(예를들면, 제1의 Tr)를 사용하고, 외부전원전압 Vcc를 전압리미터(13)에 의해 강하시킨 전압 V_L로 동작시킨다. 한편, 집적 밀도에 그다지 기여하지 않는, 예를들면 입출력인터페이스를 포함하는 제1의 회로인 구동회로 B에는 비교적 큰 칫수의 제3의 소자(예를들면, 제3의 Tr.)를 사용하고, 그것에 Vcc를 인가시켜서 동작시키는 예이다. 이것에 의해서, 칩외부에서 봐서 Vcc로 동작하는 고집적회로(이하, LSI라 한다)가 가능하게 된다. 또, 제 2 도에서 알 수 있는 바와 같이, 반도체장치는 외부 전원전압(Vcc)가 공급되는 제1의 회로 B를 포함하고, 이 제1의 회로 B는 내부회로 A와 칩(10) 외부와의 사이의 신호전달경로로 된다. 또한, 제1의 회로 B는 제3의 트랜지스터인 MOS 트랜지스터를 포함하고, 이 제3의 MOS 트랜지스터의 게이트 절연막의 두께는 제1의 트랜지스터인 MOS 트랜지스터의 게이트 절연막의 두께보다 두꺼우며, 또한 제3의 MOS 트랜지스터의 채널 길이는 제1의 MOS 트랜지스터의 채널 길이보다 길다.

그런데, 이와 같은 집적회로에 전압리미터를 마련하면, 집적회로의 최종 제조공정후의 에이징 테스트에 불합리한 점이 발생한다.

에이징 테스트라 함은 집적회로의 최종 제조공정후에 통상동작에서 사용되는 전압보다 높은 전압을 고의로 회로내의 각 트랜지스터에 인가하고, 게이트 산화막에 불량이 있어 고장나기 쉬운 집적회로를 검사하는 것이다.

상기 기재한 일본국 특허출원 소하56-57143호에 나타난 전압리미터는 소정전압을 공급하는 것이므로, 그 전압리미터가 전원을 공급하고 있는 회로를 에이징테스트 할 수는 없다.

이 문제를 해결하기 위해, 먼저 일본국 특허출원 소하56-168698호에 나타내는 발명이 이루어졌지만, 현실의 집적회로에 실시하기에는 곤란한 점이 있었다. 일본국 특허출원 소화56-168698호의 제 2 도 ∼ 제 6 도에는 도시하는 바와 같이, 이 발명에서는 내부전압은 외부전원전압의 증가에 따라 에이징점까지 직선적으로 또는 1단계 변화해서 증가해 가는 것이다. 따라서, 외부전원전압의 변화에 따르는 내부전압의 변화도 크고, 통상 사용할 때에 있어서의 미세소자의 내압여유가 작게 된다는 문제점이 있었다.

본 발명의 목적은 상기 일본국 특허출원 소화56-168698호의 발명을 더욱 진행시켜서 통상 동작시에 있어서의 미세소자의 내압의 여유를 크게 할 수가 있고, 에이징 테스트시의 전압도 충분하게 얻어지는 전압리미터를 구비한 반도체장치를 제공하는 것이다.

본 발명의 다른 목적은 여러개의 MOS 트랜지스터를 종속 접속해서 전류의 변동에 따르는 전압변동분이 종래와 비교해서 크게 저감되어 양호한 정전압 특성을 얻을 수 있는 반도체장치를 제공하는 것이다.

본 발명의 대표적인 실시예는 전압리미터의 출력전압을 반도체집적회로의 통상동작 영역에서는 외부전원 전압의 변화에 대해서 미세소자의 동작에 적합한 전압으로 하고, 통상동작 영역을 초과한 경우에는 에이징 전압으로 하는 것이다.

또, 본 발명의 대표적인 실시예에 의하면, 내부전압 발생수단이 출력전압과 기준전압에 따르는 전압을 부귀환 증폭수단의 제어입력에 인가시킬 수 있는 것에 의해 출력전압을 부귀환 증폭수단의 출력으로부터 비교적 낮은 출력임피던스로 발생하도록 하며, 기준전압은 여러개의 MOS 트랜지스터의 종속접속에 의해 스레쉬홀드전압의 합계로 설계되도록 한 것이다.

이 때문에, 본 발명의 대표적인 실시예에 의한 전압리미터에서는 외부전원전압의 통상 동작범위의 하한값에서 에이징 동작점까지 외부전압을 변화시켰을 때에 전압리미터의 출력전압의 변화가 외부전원전압의 변화에 대해서 일정하게 변화되지 않고 에이징 전압에 도달하는 것으로 하였다.

먼저, 외부전원전압 Vcc에 대해서 각종의 출력특성을 갖게 하는 전압리미터회로 형식과 그들의 구체적인 예를 기술하고, 다음에 전압리미터의 공급법 및 큰 부하를 구동하는데 적합한 전압리미터용 버퍼회로에 대해서 구체적인 실시예를 기술한다.

제 3 도, 제 5 도에 본 발명의 전압리미터를 구성하는 기본회로를 도시한다.

제 3 도는, 예를들면 이미 출원한 일본국 특허출원 소하56-168698호의 제 14 도의 R₃을 가변으로 하고, 또한 출력전압(내부전압) V_L이 입력되는 부하에 대한 전류구동 능력을 높이기 위해서 제2의 트랜지스터 Q를 사용한 것이다. 여기서, 트랜지스터 Q의 제어단자 전압 V_G는 외부전원전압 Vcc의 변화에 대해서 변화하는 특성을 가지며, 이것은 참조전압 발생회로 REF의 출력전압이다. 제 3 도에서 알 수 있는 바와 같이, 기본회로인 내부전압 발생회로(BL)은 제2의 MOS 트랜지스터 Q를 포함하고, 이 제2의 MOS 트랜지스터 Q의 소오스-드레인경로를 거쳐서 내부전압을 발생하는 것이다. 즉, 제 4 도와 같이, 외부전원전압 Vcc를 0V에서 서서히 증대시켜 간 경우, 어떤 전압 V_P에 도달하였을 때에 V_G가 급격하게 상승하여 트랜지스터 Q를 ON으로 하는 것으로 한다. 이 V_P이상의 Vcc에서는 Q는 항상 ON으로 되므로, 기본회로 BL 전체의 실효적 임피던스는 저하하고, 따라서 실효적 임피던스 R과의 비가 변화하고, 제 4 도와 같이 V_P이상의 Vcc에서 경사가 다른 직선으로 된다. 여기서 V_G가 V_P이상의 Vcc에서 0V로부터 급격하게 어떤 전압으로 상승하는 예를 제 4 도에서 도시하였지만, Vcc를 0V에서 변화시킨 경우에 V_G는 0V에서 서서히 상승하고, V_P점에서 트랜지스터 Q를 ON으로 하는 전압레벨로 되는 특성이라도 좋다.

V_G가 어떤 Vcc 전압이상에서 급격하게 상승하는 예는 일본국 특허출원 소화56-168698호에 나타낸 바와 같이 정류특성을 갖는 소자의 종속접속으로 참조전압발생회로를 실현할 수 있다. 또, 서서히 상승하는 예는 단순한 저항분할회로에서 참조전압발생회로를 실현할 수 있다. 또한, 제 4 도의 V_L의 Vcc에 대한 계수는 저항과 트랜지스터 Q의 설계에 의해서 임의로 변경된다.

제 5 도는 제 3 도와 동일한 기본회로 BL를 사용한 다른 실시예이다. 제 3 도가 Vcc측에서 V_L을 끄집어내는 것인 것에 대해서, 제 5 도는 접지측에서 V_L를 끄집어낸 예이다. 참조전압발생회로에서의 출력전압 V_G의 특성이 V_P이상의 Vcc에서 트랜지스터 Q가 ON으로 되도록 해놓으면, 기본회로 BL 전체의 실효적 임피던스와 실효적 임피던스 R에 대해서 V_L이 결정되므로, V_L은 제 6 도와 같이 된다.

또한, 제 3 도, 제 5 도는 트랜지스터로써 MOS를 예로 하였지만, 바이폴라트랜지스터라도 지장은 없다. 특히, 제 1 도, 제 2 도의 예에서 칩전체가 MOS로 구성되는 경우에는 제 3 도, 제 5 도는 일반적으로 MOS 트랜지스터로 구성한 쪽이 설계하기 쉽고, 칩전체가 바이폴라트랜지스터의 경우에는 바이폴라트랜지스터로 구성한 쪽이 좋다. 그러나, 경우에 따라서는 칩이 MOS 트랜지스터와 바이폴라트랜지스터로 구성되는 경우가 있다. 이 경우에는 용도에 따라서 제 3 도, 제 5 도의 회로에는 MOS 트랜지스터, 바이폴라트랜지스터 또는 그들의 혼재형을 사용할 수 있는 것은 명백하다. 또, 참조전압발생회로 REF의 특성예로써, 제 4 도, 제 6 도를 들었지만, 특히 이 예에 한정되는 것은 아니고, V_L설계의 목적에 따라서 회로 REF의 특성을 결정하면 좋다.

다음에, 제 3 도의 회로를 기본으로 해서 전압리미터를 도시한다.

제 7 도, 제 8도는 제 3 도의 회로의 실효적 임피던스 R에 병렬로 기본회로 BL을 k개 접속한 예이다. 단, V_P0에서 BL₀가 먼저 ON하고, 다음 V_P1에서 BL₁이 ON하고 최후에 V_PK가 ON하도록 각 BL내의 참조전압발생회로 REF가 설정되어 있다. 또, 각각의 V_L의 Vcc에 대한 변화계수가 바뀌어지도록 각 BL내의 트랜지스터가 설계되어 있다. Vcc가 크게 됨에 따라서 실효적 임피던스 R에 대해서 병렬로 임피던스가 차례로 더해지게 되므로, V_L의 전체특성은 제 8 도에 도시한 바와 같이 V_P0이상의 Vcc에서 오목형으로 된다.

이들의 변화계수가 변하고 있는 것은, 예를 들면 에이징 동작점이 V_P2, V_P3…V_PK로써, 전압리미터가 전원을 공급하는 회로의 에에징 전압이 V_L2, V_L3…V_LK이었던 경우에 제1의 에이징 동작점에서 다음의 에이징 동작점으로 이행할 때에 그 천이를 매끄럽게 한 것이다.

본 회로는 통상동작시의 동작의 안정도 및 제 2 도의 방식에 있어서의 효과적인 에이징이라는 점에서 실용적인 회로이다. 예를 들면, 통상의 V_CC동작점을 안정하게 동작시킬 수 있도록 V_CC에 대해서 가능한 한 V_L이 변화하지 않는, 즉 변화계수가 작은 점에 설정하고, 에이징시에는 일본국 특허출원 소화56-168698호에서 기술되어 있는 바와 같이 큰 칫수의 트랜지스터와 작은 칫수의 트랜지스터의 응력전압 조건을 대략 같게 하도록 변화 계수가 큰 점에 설정한다. 보다 구체적으로는 제 7 도에서, BL₀과 BL₁만을 사용한 경우, 제 8 도에 도시한 바와 같이, 외부전원전압(V_CC)가 증대할 때, 외부전원전압(V_CC)은 하한전압인 제1의 전압 V_P0(예를 들면, 2∼3V)까지의 변화계수가 제1의 변화율로 변화하고, 상기 제1의 전압 V_P0에서 상한전압인 제2의 전압 V_P1(예를 들면, 6V)까지는 변화계수를 작게 해서 제1의 변화율보다 작은 제2의 변화율로 변화하고, 이 사이에 V_CC에 관한 통상동작점(예를 들면, 5V)를 설정해서 통상동작범위로 하고, 또한 제2의 전압 V_P1이후에 내부전압 V_L은 제2의 변화율보다 큰 제3의 변화율로 변화한다. 한편 V_P1과 V_P2(예를 들면, 7∼9V)의 사이에서는 변화계수를 크게 하고, 이 사이에 에이징 동작점(예를 들면, V_CC=8V)를 설정하면 좋다. 통상동작범위는 오로지 규격에 의해 결정되는 것으로, 일반적으로 5±0.5V로 되는 것이다. 또한, 설계에 목적에 따라서는 BL₂, BL₃와 다수 사용해서 임의의 V_CC점에 동작전압점과 에이징 전압점을 설정할 수 있는 것은 명백하다. 또, 다수의 BL을 사용하는 것에 의해서 V_L특성을 V_CC에 대해서 보다 매끄럽게 할 수도 있기 때문에 내부회로의 동작을 보다 안정하게 할 수 있다. 더 나아가서는 에이징시에 V_CC전압이 높으므로, 전압리미터회로 자체를 고내압트랜지스터로 구성하는 것도 유효하다. 이를 위해서는, 예를 들면 제 2 도의 방식에서 전압리미터회로를 큰 칫수의 트랜지스터로 구성하면 좋다.

제 9 도, 제 10 도는 기본회로 BL을 접지측에 병렬로 접속한 예이다.

상술한 바와 같이 각 BL을 설계하면, V_L의 전체특성은 V_CC에 대해서 블록형으로 할 수 있다. 이 특성은, 예를 들면 제 1 도의 방식에 있어서 회로 A'를 과대 V_L전압에서 보호하는데 유효하다. 이것에 의해서 칩전체의 V_CC전압마진을 측정하는 경우, 미세소자를 파괴하는 일없이 충분히 높은 V_CC를 인가할 수 있는 이점이 있다.

또한, 용도에 따라서는 제 7 도, 제 9 도를 혼재시킬 수도 있다. 예를 들면, 통상동작점은 변화계수가 작은 점에 설정하고, 에이징시에는 변화계수가 큰 점에 설정한다. 이들은 제 7 도의 회로의 B_L0과 B_L1로 실현한다. 또, 이 에이징 조건의 V_CC이상에서 소자의 영구파괴를 방지하기 위해서 재차 변화계수를 작게 하기 위해서 제 9 도의 회로 형식과 같이 다른 BL을 BL₀과 병렬로 동작하도록 접속한다. 그렇게 하는 것에 의해서 에이징 조건의 V_CC이상에서도 소자가 파괴되기 어려운 회로를 설계할 수 있게 된다.

이것에 의해서, 예를 들면 잘못해서 전원전압을 이상하게 높게 한 경우에서도 소자파괴를 방지할 수가 있다.

제 11 도, 제 12 도는 제 3 도의 회로에 병렬로 기본회로 BL'를 접속하는 것에 의해서 어떤 V_CC전압인 V_P'이상에서 V_L의 변화율을 부로 한 것이다. 즉, V_CC를 증가시켜 가면, 먼저 BL내의 참조전압발생회로(1)의 출력전압 V_G가 V_P이상에서 트랜지스터 Q가 ON으로 되어 V_CC에 대한 V_L의 경사는 감소한다. 다음에 어떤 V_CC, 즉 V_P'에서 BL'내의 트랜지스터 Q'가 ON으로 되도록 참조전압발생회로(2)를 설계해 두고, 또한 Q'의 콘덕턴스를 Q의 콘덕턴스보다 충분히 크게 설계해 두면, 트랜지스터 Q'의 도통후의 V_L특성은 BL'의 특성으로 지배되고, V_L은 제 12 도와 같이 부의 경사로 된다.

본 회로의 특성은 미세소자의 파괴전압 이하로 상기의 V_L강하점을 설정해 두면, V_CC를 충분히 승압하여도 미세소자를 파괴로부터 완전하게 보호할 수 있는 것이다. 예를 들면, 에이징점에 있어서의 외부전원전압 V_CC보다 높은 전압이 인가되었을 때의 출력전압 V_L이 강하하도록 하면, 에이징점 이상의 전압이 소자에 가해지는 일이 없어 특히 효과적이다.

또, 외부에서의 순간적인 전압변동에도 대처할 수 있는 것은 명백하다.

또한, 제 5 도에 있어서도 제 3 도의 예와 마찬가지로 BL을 병렬접속 하는 것에 의해 임의의 V_L특성이 얻어지는 것은 명백하다.

이상, 전압리미터회로의 개념예를 기술해 왔지만, 이하에서는 이들의 개념에 따른 구체적인 회로예에 대해서 기술한다.

제 13 도는 바이폴라트랜지스터를 사용한 제 3 도의 구체예이다. 정전압회로(CVR)은 그 양단자전압이 대략 일정하게 되는, 예를 들면 제너다이오드 또는 통상의 다이오드의 종속접속된 것이다. 제 3a 도는 잘 알려져 있는 정전압회로이다. 이들에 대해서는 전파과학 1982년 2월호 p.111 또는 Transistor Circuit Analysis, Joyce and Clarke저, Addison-Wesley Publishing Company, Inc., p.207에 상세하게 기재되어 있다. 그러나, 이 상태에서는 V_L은 정전압이므로, CVR과 저항 r를 직렬접속한다. 이와 같이 하면, 제 13c 도에 나타내는 바와 같이, V_L은 V_CC에 대해서 경사를 갖게 된다.

제 14 도는 다른 실시예이다. 제 14a 도는 주지의 에미터 폴로워를 사용한 정전압전원회로이며, 역시 V_L은 정전압이므로, 제 14b 도에서는 그 해결책으로써 저항 r을 사용하고 있다. 이것에 의해서 제 14c 도와 같은 특성으로 된다.

이들 제 13 도, 제 14 도의 예는 특히 제 1 도와 같은 방식에 적합하다. 즉, 제 1 도에 있어서, 입출력 인터페이스관련회로에는 통상 큰 전류가 흐르기 때문에 그것으로 보더라도 전압리미터에도 큰 전류구동능력이 요구된다. 이것에는 바이폴라트랜지스터로 구성된 전압리미터가 적합한 것은 명백하다.

다음에, 제 3 도, 제 7 도, 제 9 도, 제 11 도를 기본으로 전압리미터를 MOS 트랜지스터로 구성한 구체적인 예를 기술한다.

제 15 도는 V_L로써 어떤 특정의 전압 V_P0이상의 V_CC에서 경사 m의 특성을 갖춘 제 4 도의 구체적인 특성예이다. V_P0이상의 전압에서 V_L의 변화가 작게 되므로, 그 분만큼 미세소자의 파괴가 일어나기 어렵게 된다.

또한, V_P0이하의 V_CC에서 V_L=V_CC로 하고 있는 것은 이하의 이유에 의한다. 일반적으로 MOST는 동작전압이 낮게 되는 것에 따라서 트랜지스터의 스레쉬홀드전압 강하에 의해서 속도가 저하한다. 이것을 방지하기 위해서는 V_P0이하의 V_CC와 같은 저전압측에서 가능한 한 높은 전압으로 하는 것이 바람직하다. 즉, V_CC인 것이 바람직하다. 제 16 도는 V_P0이상의 전압에서 V_L의 변화를 작게 하기 위한 구체적인 제1의 내부 전압발생회로 DCV1의 실시예로서, 제 3 도의 구체적인 예에 해당한다.

각 회로의 특징은 출력전압 V_L이 MOS 트랜지스터 Q₀고 부귀환 증폭수단인 Ql의 콘덕턴스의 비에서 결정되고, MOS 트랜지스터 Ql의 콘덕턴스가 V_L로 제어되는데 있다.

즉, 여러 개의 MOS 다이오드 Q_l, Q_i, Q_n의 직렬접속이 반전증폭기로써의 MOS 트랜지스터 Ql의 드레인 D(반전증폭기의 출력)과 게이트 G(반전증폭기의 반전입력단자)사이에 일종의 다이오드 접속되고, 반전증폭기로써의 MOS 트랜지스터 Ql의 소오스 S(반전증폭기의 비반전입력단자)는 접지되어 있다.

MOS 트랜지스터의 Ql의 게이트 G와 소오스 S 사이의 누설저항은 극히 고저항이며, 여러개의 MOS 다이오드 Q_l, Q_i, Q_n의 직렬접속으로 흐르는 전류는 극히 미소하고, 여러개의 MOS 다이오드 Q_l, Q_i, Q_n의 각 게이트-소오스간 전압은,

V_GS≒V_TH

(여기서, V_TH는 MOS 트랜지스터의 스레쉬홀드전압이다)으로 된다.

따라서, 여러개의 MOS 다이오드 Q_l, Q_i, Q_n의 직렬접속수를 n이라고 하면, MOS 트랜지스터 Ql의 드레인 D와 게이트 G 사이의 전압 V_DG는

V_DG≒n·V_TH

로 된다. 한편, 출력단자 V_L에서 전류값이 크게 변동하는 전류 I_D가 흘러 들어가면, 이 전류 I_D는 여러개의 MOS 다이오드 Q_l, Q_i, Q_n의 직렬접속에는 거의 흐르지 않고, 거의 모두가 MOS 트랜지스터 Ql의 드레인으로 흘러들어가므로, MOS 트랜지스터 Ql의 게이트-소오스간 전압 V_GS는 상기 식에서 부여된다.

따라서, 제 16 도의 실시예의 출력전압 V_L은

V_L=n·V_TH+V_GS

≒n·V_TH+V_TH

=(n+1)·V_TH

로 되고, 전류 I_D의 변동에 따르는 전압변동분이 종래와 비교해서 크게 저감되어 양호한 정전압특성을 얻을 수가 있다.

이것은 비반전형 연산증폭기에 있어서, 연산증폭기의 출력임피던스 Z_OUT가 다음식과 같이 고유출력임피던스 Z_O1를 연산증폭기의 개방루프전압이득 A_O로 나눈 값으로 낮게 되는 것에 대응한다.

Z_OUT=Z_O1/A₀

또, 상기 식은 일본국 소화 46년 2월 26일 성문당 신광사 발행의 [RCA 리니어 집적회로기술]의 106페이지의 (148)식에서 Zf=O, Zr=∞로 한 것에 대응하고 있다.

본 회로에서는 제어개시전압 V_P0및 경사 m은 Q₀의 게이트전압 V_G를 Vcc+V_th(0)(V_th(0)는 MOSTQ₀의 스레쉬홀드전압)으로 하면,

로 표현된다. 여기서 β(o), β(l)은 Q₀, Ql의 채널콘덕턴스, V_th(i)(i=l∼n), V_th(l)은 MOS 트랜지스터 Q_l(i=l∼n), Ql의 스레쉬홀드전압, n은 Q_i의 단수이다.

따라서, V_P0, m은 n, V_th(i), V_th(l), β(l)/β(o)에 의해서 임의로 변경할 수가 있다. 또, V_P0의 경우는 V_L=Vcc로 하는 것이 바람직한 것을 앞서 기술하였지만, V_P0이하에서는 Ql이 OFF이므로 V_P0에서 결정된다. 따라서, 이를 위해서는 Q₀의 게이트전압 V_G는 Vcc+V_th(0)이상의 높은 전압이어야 한다.

또한, 계산을 단순화하고, 설명을 앞서 쉽게 하기 위해서 제 16 도의 회로는 실제의 회로와는 다소 다르다. 즉, 실용적인 회로로써는 다음에 기술하는 제 27 도와 같은 종속접속된 트랜지스터의 n번째에 또 마찬가지인 결선의 트랜지스터(Q_S(1.6)(제 27 도))를 접지와의 사이에 접속할 필요가 있다. 즉, 접지를 향해서 일종의 다이오드접속하게 된다. 이것은 Vcc를 높은 전압측에서 낮은 전압측으로 가변하게 한 경우에 종속접속된 트랜지스터의 노드가 보유상태로 되어 전하가 남게 되는 것을 방지하기 위한 것이다. 이하의 실시예에서도 설명의 편의상 생략하고 있다.

제 17 도는 외부전원전압 Vcc가 통상동작범위의 제1의 전압(하한값) V_P0와 제2의 전압(상한값) V_P1'사이에서 변화할 때는 출력전압 V_L의 경사 m은 작게 되어 대략 일정하고, 외부전원전압 V_P1'보다도 클 때의 경사 m'를 m보다도 크게 한 특성을 도시한 것이다.

제 18 도는 제 17 도에 도시한 특성을 얻기 위한 회로예를 도시한 것이다.

이들은 제 7 도, 제 8 도의 구체적인 예에 상당한다. 본 회로의 특징은 제 16 도에 도시한 제1의 내부전압발생회로 DCL1의 단자(1)과 단자(2) 사이에 DCV1과 마찬가지인 회로 DCV2를 부과하는 것에 의해서 제2의 전압 V_P1'이상에서 DCV1에 대한 부하의 콘덕턴스를 증가시키고, V_L의 경사를 증가시키는데 있다.

제 17 도 및 제 18 도에 도시한 바와 같이, 제1의 내부전압발생회로 DCV1은 외부전원전압 Vcc와 다른 전위점(접지)와 출력전압 V_L과의 차가 제1의 전압 V_P0으로 되었을 때, 제1의 변화율과 제2의 변화율 사이에서 출력전압 V_L의 변화율을 변경하고, 또 제2의 내부전압발생회로 DCV2는 외부전원전압 Vcc와 출력전압 V_L과의 차가 제2의 전압 V_P1'에 대응하는 값으로 되었을 때, 제3의 변화율로 변화하는 출력전압 V_L을 출력한다.

본 회로에서 제2의 제어개시전압 V_P1'는

로 표현된다. 또, 경사 m'는 MOS트랜지스터 Q₀과 Q'l의 콘덕턴스의 합과 MOS트랜지스터 Ql의 콘덕턴스의 비에 의해 결정된다. 여기서, B'_th(i)(i=1∼n'), V'_th(l)은 각각 MOS트랜지스터 Q'_l(i=1∼n'), Q'l의 스레쉬홀드전압이다.

따라서, V_P1', m'는 n, n', β(l), β'(l), V_th(i), V_th(l), V'_th(i), V'_th(l)에 의해서 임의로 변경할 수가 있다. 여기서, β'(l)은 MOS트랜지스터 Q'l의 채널 콘덕턴스이다.

이 회로는 통상동작범위를 제1의 전압(하한값) V_P0과 제2의 전압(상한값) V_P1'사이로 하고, 에이징점이 V'_P1보다 큰 값인 경우에 유효하다. 즉, 통상동작영역에서는 경사 m이 작으므로, 미세소자의 내압에 대한 여우가 크고, 또 소비전력도 크게 되지 않는다. 여기서 통상동작영역보다 높은 외부전원전압에서 경사가 m'로 되어 있는 것은 에이징전압(설정값)을 통과하는 특성으로 하기 때문이다.

제 19 도는 제 17 도에 도시한 특성에 또 외부전원전압 Vcc가 V_P2"으로 되었을 때에 경사 m"가 m'보다도 크게 되는 특성을 부가한 것이다.

제 20 도는 그를 위한 구체적인 회로예이다. 이들은 제 7 도, 제 8 도의 구체적인 예에 상당한다. 본 회로의 특징은 제 16 도에 도시한 회로의 단자(1)과 단자(2) 사이에 제1의 내부전압발생회로 DCV1과 마찬가지인 제2의 내부전압발생회로 DCV2와 제3의 내부전압발생회로 DCV3을 부가하는 것에 의해서 DCV1에 대한 부하의 콘덕턴스를 순차로 증가시키고, 제2의 전압 V_P1'와 V_P2"의 2점에서 V_L의 경사를 2단계로 증가시키는 것에 있다.

본 회로에서 제2, 제3의 제어개시전압 V_P1'와 V_P2"는 각각

로 표현된다. 여기서, V"_th(i)(i=1∼n"), V"_th(l)은 각각 MOS 트랜지스터 Q"₁(i=1∼n"), Q"l의 스레쉬홀드전압이다. 또, 경사 m'는 MOS 트랜지스터 Q₀과 Q'l의 콘덕턴스의 합과 MOS 트랜지스터 Ql의 콘덕턴스의 비에서, m"는 MOS 트랜지스터 Q₀, Q'l, Q"1의 콘덕턴스의 합과 Ql의 콘덕턴스의 비에서 결정된다.

따라서, 제2의 전압 V_P1'와 m'는 n, n', β(o), β(l), β'(l), V_th(i), V_th(l), V'_th(i), V'_th(l)에 의해서, 또 제3의 전압 V_P2"와 m"는 n, n', β(o), β(l), β'(l), β"(L), V_th(l), V'_th(i), V'_th(l), V"_tj(i), V"_th(l)에 의해서 임의로 변경할 수가 있다. 여기서 β"(l)은 Q"(l)의 채널 콘덕턴스이다.

이 회로는 통상동작범위를 제1의 전압(하한값) V_P0과 제2의 전압(상한값) V_P1'사이로 하고, 외부전원전압 Vcc가 제3의 전압 V_P2"이상의 전압일 때, V_P1'＜Vcc＜V_P2"전압일 때의 2구간에서 에이징 테스트를 실행할 때에 유효하다. 2구간에서의 에이징이라 함은 단시간의 에이징, 장시간의 에이징의 2가지를 말한다. 전자는, 예를들면 외부에서 순간적인 높은 응력이 인가된 경우에 발생하는 불량을 검출하기 위한 것이고, 후자는 장시간응력에 의한 불량을 검출하기 위한 것이다.

제 21 도는 외부전원전압 Vcc가 V_P1'보다 큰 경우에는 경사 m'를 m＞m'로 해서 출력전압 V_L을 외부전원전압에 추종시킨 예이다.

제 22 도는 그를 위한 구체적인 회로의 실시예이다. 이들은 제 9 도, 제 10 도의 구체적인 예에 상당하다. 본 회로의 특징은 제 16 도에 도시한 회로의 단자(2)와 접지 사이에 제1의 내부전압발생회로 DCV1과 마찬가지인 제2의 내부전압발생회로 DCV2를 부가하는 것에 의해서 V_P1'에서 트랜지스터 Q₀에 대한 부하의 콘덕턴스를 증가시키고, V_L의 경사를 감소시키는데 있다.

본 회로에서 제2의 제어개시전압 V_P1'는

로 표현된다. 또, 경사 m'는 Q₀의 콘덕턴스와 Ql과 Q'l의 콘덕턴스의 합의 비로 표현된다.

따라서, 제2의 전압 V_P1'와 m'는, n, n', β(o), β(l), V_th(i), V_th(l), V'_th(i), V'_th(l)에 의해서, 임의로 변경할 수가 있다.

이 회로는 보다 낮은 내압의 소자에 적용할 수 있는 것이다. 통상, 소자의 내압이 낮은 경우는 통상동작영역(V_P0＜Vcc＜V_P1')의 출력전압 V_L의 값을 낮은 전압으로 억제해 두면 좋지만, 미세소자를 사용한 회로와 큰 칫수의 소자를 사용한 회로와의 동작속도의 정합을 취하기 위해 V_L의 값을 낮게 할 수 없는 일이 있다. 이 경우는 통상동작영역에 있어서의 출력전압 V_L의 경사 m은 제 17 도에 도시한 경사 m보다도 크고, 보다 외부전원전압의 변화에 가까운 것으로 하는 것이다. 그리고, 통상동작영역을 초과한 경우는 에이징동작점을 통과시키기 위해 V_L의 경사를 작게 한다. 이것에 의해 출력전압 V_L의 값을 통상동작영역의 범위내에서 소자의 내압한계에 가까울 때까지 높일 수가 있고, 소자의 칫수가 큰 소자를 사용한 회로와의 동작속도의 정합을 취할 수가 있다.

제 23 도는 제 17 도에 도시한 특성에 또 외부전원전압 Vcc가 V_P1"로 되었을 때에 경사 m"가 m'보다도 작게 되는 특성을 부가한 것이다.

제 24 도는 그를 위한 구체적인 회로의 실시예이다. 이것은 제 7 도, 제 9 도를 혼재시킨 예에 상당한다. 본 회로의 특징은 전의 제 18 도와 제 21 도의 실시예를 혼재시키는 것에 의해서 제2의 전압 V_P1'와 제2의 전압 V_P2"의 2점에서 V_L의 경사를 증가, 감소시키는 것에 있다.

본 회로에서 제2, 제3의 제어개시전압 V_P1', V_P2"는 각각

로 표현된다. 또, 경사 m'는 Q₀과 Q'l의 콘덕턴스의 합과 Ql의 콘덕턴스의 비로, m"는 Q₀과 Q'l이 콘덕턴스의 합과 Ql과 Q"1의 콘덕턴스의 합의 비로 표현된다.

따라서, 제2의 전압 V_P1'와 m'는 n,n', β(o), β(l), β'(l), V_th(i), V_th(l), V'_th(i), V'_th(l)에 의해서, 또 제3의 전압 V_P2"와 m"는 n,n', n", β(o), β(l), β'(l), β"(1), V_th(i), V_th(l), V'_th(i), V'_th(l), V"_th(i), V"_th(l)에 의해서 임의로 변경할 수가 있다.

이 회로는 외부전원의 고장등에 의해서 Vcc가 미세소자의 내압한계 V_P2"보다 높게 되더라도 파괴전압 V_B를 초과하지 않도록 하여 소자를 파괴에서 보호하는 것이다. 즉, V_P2"이상의 Vcc에 있어서의 V_L의 경사 m"를 에이징에 있어서의 경사 m'보다 작게 하는 것에 의해서 외부전원전압 Vcc가 V_P2"이상으로 되더라도 V_L이 소자의 파괴 전압(통상소자내압의 한계보다 높다)를 초과하지 않는다. 이것에 의해, 예를들면 전원전압을 이상하게 높게 한 경우에서도 소자파괴를 방지할 수 있다.

제 25 도는 외부전원전압 Vcc가 V_P1"를 초과하였을 때에 경사 m"를 부로 한 예이다.

제 26 도는 그를 위한 구체적인 회로의 실시예이다. 이들은 제 11 도, 제 12 도의 구체적인 예에 상당한다. 본 회로의 특징은 제 16 도에 도시한 제1의 내부전압발생회로의 단자(1)에 제2의 내부전압발생회로 DCV2의 Q_l'의 드레인, 단자(2)에 Q'l의 드레인, 접지에 Q'l의 소오스를 접속하는 것에 의해서 Q'l의 콘덕턴스를 Vcc에서 제어하도록 하고, 또한 Q'l의 콘덕턴스를 Q₀의 콘덕턴스보다 크게 하고, m'＜O으로 한 것에 있다.

본 회로에서 제2의 제어개시전압 V_P1'및 경사 m'는 β'(l)》β(o)로 하면,

로 표현된다.

따라서, V_P1', m'는 n', V'_th(i), V'_th(l), β"(1)/β(o)에 의해서 임의로 변경된다.

제 27 도, 제 28 도는 본 회로의 구체적인 예와 그 특성예를 도시한 것이다. 트랜지스터의 스레쉬홀드값은 모두 1V이고, V_G=Vcc+V_th(0)으로 하고 있다. 또, 괄호내의 숫자는 트랜지스터의 채널 폭을 채널길이로 나눈 값을 나타내고, 제 28 도는 Q'l이 그 값 W1/L1을 파라미터로 한 V_L을 나타낸다. 예를들면, 통상동작시의 전압을 5V, 에이징전압을 8V로 하고 있다.

이 회로는 제 23 도에 도시하는 특성에 있어서의 V_P2"이하의 전압이 경사를 부로 하는 것에 의해 제 24 도의 회로의 소자보호의 면을 강화한 것이다.

이 회로의 외부에서 고전압이 가해지는 것에 의한 파괴를 완전하게 방지함과 동시에 집적회로내의 소비전력이 허용값을 초과하지 않는다. 이것에 의해서 외부에서 순간적인 고전압이 인가된 경우에도 소자의 파괴방지가 완전하게 된다.

이상과 같이 전압리미터회로와 그의 특성에 대해서 기술하였다. 다음에 전압리미터의 급전방법에 대해서 기술하기로 한다.

이제까지는 Q₀의 게이트전압은 Vcc+V_th로 가정해 왔다. 이것은 계산을 간략화하고, 회로의 특성을 이해하기 쉽게 기술하기 위한 것이다. 그러나, 이 전압은 본질적으로는 Vcc+V_th에 구애될 필요가 없고, 설계의 형편에 따라 임의로 취할 수가 있다.

제 29a 도는 제 15 도에서 기술한 바와 같이 게이트전압 V_G를 칩내에서 전원전압 Vcc이상으로 승압시키는 구체적인 회로이다.

칩내의 발진기 OSC에서의 진폭 Vcc의 펄스 ψ가 OV에서 Vcc로 상승할 때, Q'_l에 의해서 사전에 Vcc-V_th로 충전되어 있던 노드(4')는 2Vcc-V_th로 승압된다.

이것에 따라서 노드(4')는 Q'₂에 의해서 V_th만큼 강하한 전압 2(Vcc-V_th)로 된다. 다음에, ψ₁가 OV로 되고, 노드(2)가 Vcc로 상승하면, 노드(4)는 더욱 승압되어 3Vcc-2V_th로 된다. 따라서, 노드(5)는 Q₂에 의해서 V_th만큼 강하한 전압 3(Vcc-V_th)로 된다. Q'₂와 Q₂는 일종의 다이오드이므로, 이 사이클을 다수회 계속하면 V_G는 3(Vcc-V_th)의 직류전압으로 된다. CP1, CP2 의 회로를 다수단 접속하면, 보다 고전압의 V_G가 얻어진다. 여기서, 2단으로 한 이유는 다음과 같다. 즉 Vcc가 2.5V로 낮게 되어 V_th가 1V로 되면, 1단에서는 V_G=2(Vcc-V_th)이므로, V_G=3V로 된다. 그러나, 이것에서는 제 15 도의 Q₀의 소오스전압 V_L은 Vcc보다 낮은 2V로 되어 버린다. 이것에 대해서 2단으로 하면 V_G=3(Vcc-V_th)이므로, V_G=4.5V로 된다. 따라서, V_L은 Vcc로 할 수 있으므로, 제 15 도와 같이 V₀이하에서 V_L=Vcc로 할 수 있다. 그러나, 반대로 Vcc가 고전압으로 될수록 V_G는 과대전압으로 되어 관련하는 트랜지스터를 파괴해 버릴 우려가 있다. 그래서, Vcc의 고전압측에서 어느 것인가의 V_G제어회로가 필요하게 된다.

제 30 도는 Vcc의 저전압측에서 V_G=3(Vcc-V_th)로 높은 전압으로 하고, 또한 Vcc의 고전압측에서 관련하는 트랜지스터를 보호하기 위해 Vcc+2V_th로 한 예이다. 여기서, 이제까지 기술한 회로, 예를 들면 제 16 도, 제 18 도, 제 20 도, 제 22 도, 제 24 도, 제 26 도의 전체회로를 V_G의 부하로써 LM1로 나타내었다. 보호회로 CL1은 V_G가 Vcc+2V_th으로 되려고 하면, Q_l, Q₂를 통해서 전류가 흐르는 결과 Vcc+2V_th로 고정되어 버린다. 본 회로에서는 CL1이 작동하는 Vcc는 3(Vcc-V_th)=Vcc+2V_th에서 Vcc=5/2V_th로 된다.

제 31 도는 제 29a 도 있어서의 인버터 1, 인버터 2의 구체적인 회로이다. 출력펄스 ψ₀이 클럭펄스 1, 클럭펄스 2에 인가된다.

발진회로 OSC는 칩내에 내장된 회로로 구성할 수 있지만, 제 32 도는 실리콘기판에 기판전압 V_BB를 부여하기 위해 칩내에 내장한 V_BB발생회로를 유용한 예이다. 이 이점은 새롭게 발진회로를 설계할 필요가 없으므로, 칩면적의 축소에 효과적이다. 또, 일반적으로 V_BB가 OV의 상태에서 각 트랜지스터에 V_L이 인가되면, 각 트랜지스터의 V_th는 정상적인 값은 아니므로, 과대전류가 흐르거나, 트랜지스터로의 응력조건이 가혹하게 되어 트랜지스터가 파괴하는 일도 있다. 그러나, 이 회로를 사용하면 전원투입후 V_BB가 발생하고, 이것과 거의 동시에 V_L도 발생하게 되므로, 각 트랜지스터의 동작이 정상적으로 실행된다.

다음에, 버퍼회로의 구체적인 실시예를 기술한다. 전압리미터의 부하로써 대용량 또는 부하변동이 큰 부하가 부착하는 경우가 있다. 이 경우에는 구동능력이 큰 버퍼회로를 통해서 이들의 큰 부하를 구동할 필요가 있다. 이 실현수단으로써 제 33 도와 같이 1개의 구동능력이 큰, 즉 W/L이 큰 트랜지스터를 거쳐서 부하를 구동하는 통상의 방법이 고려된다. 그러나, 이 방법에서는 제 34 도에 도시하는 바와 같이 Vcc의 저전압측에서 V_th만큼의 전압강하가 있으므로, 성능이 저하된다. 제 35 도는 V_th강하가 없고, 구동능력이 큰 버퍼회로의 구체적인 예이다. V_PP가 V_L+V_th보다 크고, R_P를 Q_l의 등가 ON 저항보다 훨씬 크게 해두면, Q₂의 게이트전압은 V_L+V_th로 된다. 따라서, Q₂의 소오스전압 V_L1은 V_L과 같게 된다. Q₂의 W/L은 크게해 두면, 바라는 버퍼회로가 얻어진다. 여기서, Vcc가 저전압측에서는 V_L은 Vcc로 되므로, V_PP는 Vcc+V_th이상이지 않으면 안된다. 이를 위한 회로로써 제 29 도에 도시한 회로를 사용할 수 있다. 결선으로써는 제 35 도의 레귤레이터 Q_l의 드레인에 제 29 도의 회로의 노드(5)를 접속하면 좋다. 여기서, 노드(5)에서 본 실효적 출력 임피던스를 제 35 도의 회로의 Q_l의 등가 ON 저항보다도 충분히 크게 하도록, 예를 들면 제 29 도의 Q₂의 W/L 또는 C_B의 크기 또는 OSC의 발진주파수를 적절하게 조정하면 좋다.

부하에 의해서는 그 부하의 일부를 구성하는 트랜지스터의 드레인에 V_L을 부여하고, 게이트에 V_L+V_th를 부여해서 V_th강하를 방지하여 고속동작을 시킬 필요가 있는 경우가 있다. 제 36 도는 이를 위한 실시예이다. 또한, 회로 LM1, 예를 들면 제 16 도의 회로는 V_L1을 상술한 바와 같이 V_L과 같게 하고, 또 Q₄의 게이트전압이 V_L+2V_th이므로 V_L2는 V_L+V_th로 된다. 여기서, Q₆, Q₇의 역할은 Vcc의 과도변동시에 V_L1에 불필요한 전하가 남겨지지 않도록 하기 위한 것이다. Q₆은 V_P0이상의 Vcc에서 동작하고, 또 Q₇은 V_P0-V_th이상의 Vcc에서 동작하도록 LM1내에서 도시하는 바와 같이 결선되어 있다. 여기서, Q₆, Q₇의 W/L은 Q₂에 비해서 충분하게 작게 선택되어 있으며, Q₆, Q₇을 부가한 것에 의한 V_L로의 영향을 최소한으로 하고 있다. 여기서, Q₇은 V_P0이하의 영역에서 동작하는 것을 앞에 기술하였다. V_P0이하의 영역에서는 Q₂, Q₄는 비포화영역의 동작상태(V_GS-V_th≥V_DS, V_GS: 게이트-소오스간 전압, V_DS: 드레인-소오스간 전압)이므로, 여분인 전하는 Q₂, Q₄를 거쳐서 Vcc로 방전되므로, Q₇은 원리적으로는 불필요하다. 그러나, Vcc가 V_P0의 근방에서 있을 때는 Q₂, Q₄의 ON저항이 필요이상으로 크게 되어 그 결과를 기대할 수 없는 경우가 있다. 따라서, 이 Q₇을 부가하는 것에 의해 Vcc가 V_P0이하의 영역(V_P0-V_th)에서 그 이상의 리미터가 정상적으로 동작하고 있는 범위까지의 넓은 영역에서 안정한 V_L1의 값을 얻을 수가 있다.

또한, Q₅의 역할은 V_L2에 대해서 V_L1이 부로 변동하고자 하였을 때에 Q₅에 전류가 흘러서 V_L2와 V_L1의 차를 일정하게 유지시키는 것이다. 또, 본 실시예에서는 V_L과 V_L+V_th의 예를 기술하였지만, Q_l, Q₂의 쌍, 또는 Q₃, Q₄의 쌍을 종속접속하면 V_L1과의 차의 전압이 V_th의 정수배로 되는 전압을 발생시킬 수 있다.

제 37 도에 도시한 회로는 제 35 도, 제 36 도의 버퍼회로의 구동능력을 더욱 향상시키기 위해 제 35 도, 제 36 도의 회로의 출력단에 접속하는 다른 버퍼회로이다. 이와 같이 구동능력이 보다 큰 버퍼 회로를 접속하는 것에 의해 큰 부하용량을 구동할 수 있다. 먼저, V_L1은 노드(4), 노드(2)에서 V_L1+2V_th, V_L1+V_th로 되지만, 결국 Q₄에 의해서 노드(5)에서는 V_L1의 레벨인 V_DP로 된다. 여기서, 문제인 것은 부하의 내부회로 LC1내에 있어서, 큰 전류를 흐르는 용량성 부하 C_D를 고속으로 충전하기 위한 Q₄의 부하구동능력이다.

여기서, 내부회로 LC1에 큰 전류를 흐르게 할 때에는 제어신호 ψ₁에 따라서 내부전압발생수단(13)에서 상기 내부회로 LC1로의 내부전압 V_DP의 공급구동능력을 향상시킬 수 있다. 이 능력을 높이기 위해서는 부하를 충전하는 시간대에서 Q₄의 게이트인 노드(2)를 승압할 필요가 있다. 이를 위한 트랜지스터가 Q₆∼Q_l1이며, 용량이 C₁, C₂이다. ψ₂가 ON해서 Q_l3에 의해서 방전된 노드(6)은 다음의 ψ₁이 ON상태일 때 Q_l2, Q₄에 의해서 충전된다. 이때, V_L1+V_th인 노드(2)와 V_L1인 노드(3)은 ψ₁의 ON에 의해 승압된다. 이것에 의해서 Q_l0, Q_l1의 콘덕턴스가 크게 되므로, 승압된 노드(2)의 전압은 Q_l0, Q_l1,에 의해서 V_L1+V_th의 레벨로 방전된다. 여기서, 이 승압시간을 Q₄, Q_l2에 의한 C_D의 충전시간보다 크게해 두면 고속으로 C_D는 충전되게 된다. 또한, Q₆은 ψ₁에 의한 노드(3)의 승압시에 노드(3)과 노드(1)을 분리하는 트랜지스터이다. 또, ψ₂가 ON일 때에 V_L1≤3V_th의 조건을 만족시켜 두면, Q₇∼Q₉는 OFF로 되므로 Q_l1의 게이트는 V_th이하로 되어 Q_l1은 OFF로 된다. 따라서, Q₃, Q_l0, Q_l1을 통해서 전류가 흐르지 않으므로, 저소비전력화를 도모할 수 있다. 또, V_L1＞3V_th의 경우의 소비전력을 저감하기 위해서는 Q₆의 ON 저항을 크게 해서 저전류화를 도모하면 좋다. 이때의 노드(3)의 전압은 대략 3V_th의 안정한 값으로 된다. 이것에 의해서 노드(3)의 승압특성도 안정하게 되어 그 결과로써 전체회로의 동작의 안정화가 가능하게 된다.

여기서, Q₇, Q_l0의 소오스와 게이트는 공통으로 접속되어 있으므로, 게이트로의 바이어스조건이 모두 동일하다. 따라서, 노드(2)의 용량/(W/L)Q₇=노드(3)의 용량/(W/L)Q_l0과 같이 해 두면, 노드(2),(3)의 승압특성을 모두 같게할 수 있고, 회로설계를 용이하게 할 수 있는 특징을 갖고 있다. 즉, 본 실시예의 특징의 하나는 노드(2)의 승압특성을 노드(3)의 승압 특성으로 자동적으로 제어할 수 있는 점에 있으며, 이와 같이 하는 것에 의해서 승압을 실행하지 않은 경우의 노드(2)에서 Vss로의 직류전류경로를 경감할 수 있어 저소비전력화가 가능하게 된다.

또한, 여기서 Q₅는 Q_l0이 OFF일 때에 노드(2)의 여분인 전하를 방전하는 작용을 갖는다.

제 37 도의 실시예에 대해서는 각종의 변형이 고려된다. 즉, 제 37 도의 Q₆의 드레인은 노드(2),(3)의 승압 특성을 극력 안정화하도록 V_L1에 접속하고 있지만, Vcc에 접속해서 V_L1로의 부담을 경감하는 것도 가능하다. 또, 마찬가지로 노드(2), (3)의 승압특성을 안정화하기 위해 Q₇과 동일동작조건으로 되는 Q_l0을 마련하고 있지만, 이것을 제거해서 노드(2)와 (9)를 직결하고, Q₇의 소오스와 노드(9)의 접속을 떼어낸 구성으로 하여도 좋다. 이 경우는 Q₉와 Q_l1의 관계가 상술한 Q₇과 Q_l0의 관계에 있으므로, 마찬가지로 승압특성을 설계할 수 있고, 회로점유면적의 저감에 유효하다. 또, 여기에서는 Q₇, Q₈, Q₉의 3단 접속구성으로 하고 있지만, 이것은 상술한 저소비전력화에 C₂의 용량(예를 들면, ISSCC72 Dig, of Tech, Papers, P.14등에서 알려져 있다. MOST의 게이트와 소오스, 드레인사이의 반전층 용량)을 사용해서 저면적으로 효율좋게 형성하기 위한 배려이다. 즉, 반전층 용량을 사용하기 위해서는 게이트전압은 소오스, 드레인에 대해서 V_th이상 높은 전압을 인가할 필요가 있기 때문이다. 따라서, V_th가 낮은 MOST, 또는 통상의 용량을 사용해서 C₂를 형성하는 경우에는 Q₇∼Q₉의 접속수는 2개 또는 1개로 저감하는 것도 가능하다.

제 37 도에 도시한 바와 같은 버퍼회로는 제 1 도, 제 2 도에 도시하는 바와 같은 LSI 방식에서 특히 필수적이다. 즉, 일반적으로 제 1 도, 제 2 도의 V_L을 발생시키는 전압리미터는 회로 A, A', B내의 회로전류가 접지를 향해서 흐르므로, 전류를 공급할 능력이 특히 큰 것이 바람직하다. 따라서, 이제까지 기술한 제 37 도의 회로를 포함하는 전체의 회로를 제 1 도, 제 2 도의 전압리미터로 간주시키면, 일반적인 LSI에 사용할 수 있다.

또한, 이제까지 기술해 온 실시예에서는 제 27 도에 도시하는 회로와 같이 다이오드접속으로 되는 제 18 도의 실제의 회로를 제 17 도와 같이 V_P0이상의 Vcc에서 동작시킨 경우, Q'_l∼Q'_S(제 27 도)에는 전류가 흘러서 소비전력이 증대한다. 이 소비전력의 증대는 LSI전원, 즉 외부인가 전원전압을 전지로 백업하고자 하는 경우에 문제로 된다. 즉, 통상의 외부전원이 OFF로 된 경우에 전지로 백업하는 장치에 있어서, LSI 자체의 소비전력이 크면, 전지의 전류용량은 작으므로, 백업할 수 있는 시간이 제한되어 버린다. 그래서, 전지로 백업하는 기간은 전지에서 부여되는 Vcc를 V_P0이하로 설정하도록 해 두면 Q'_l∼Q'_S에는 전류가 흐르지 않으므로, 그 분만큼 백업할 수 있는 시간을 길게 할 수 있다. 또는 백업하는 경우의 전지전원전압 Vcc이상의 V_P0로 되도록 Q'_l∼Q'_S(제 27 도)의 단수를 결정할 수도 있다.

또, 통상의 동작전원전압 Vcc를 Vcc＞V_P0에서 선택하는 것 이외에 Vcc＜V_P0로 할 수도 있다. 이렇게 하는 것에 의해서 통상의 Vcc 조건에서는 Q'_l∼Q'_S로 전류는 흐르지 않으므로, 저전력화를 도모할 수 있는 것 이외에 Vcc와 V_l의 관계가 다변형의 선으로 되는 영역을 피해서 설계할 수가 있으므로, 설계가 용이하게 된다는 이점이 있다. 이러한 것은 다변형의 선이 영역에서 설계하면, 예를들면 V_L을 어떤 회로의 일부에 사용한 경우에 Vcc를 직접 사용한 회로에서 Vcc에 관한 특성의 불균형이 발생하므로, 동작이 불안정하게 되는 경우가 있고, Vcc＜V_P0로 하면, 이것을 피할 수 있기 때문이다.

이상, 전압리미터를 MOS 트랜지스터로 구성한 구체적인 실시예에 대해서 기술하였다. 이들은 주로 스래쉬홀드전압 V_th가 정인 경우, 즉 엔한스먼트형의 MOS 트랜지스터를 사용한 경우의 예이지만, 일본국 특허 출원 소화 56-198698호의 제 16 도에서 개시한 바와 같이 V_th가 부위, 즉 공핍형의 MOS 트랜지스터를 사용한 구성도 물론 가능하다. 예를 들면 제 16 도의 실시예에 있어서 제 15 도에 도시하는 특성과 같이 Vcc≤V_P0의 영역에서 V_L=Vcc로 하기 위해서는 Q₀의 게이트전압을 V_G≥Vcc+V_tk(0)로 할 필요가 있고, 이를 위한 V_G발생회로로써 제 29 도의 회로를 사용하면 좋은 것을 기술하였다. 그러나, 공핍형의 MOS 트랜지스터를 사용하면 더욱 회로를 간략화할 수 있다. 제 39 도는 그의 구체적인 실시예를 도시한 것으로, 제 16 도의 회로와는 Q₀를 공핍형 MOS 트랜지스터 Q₀'로 하고, 그 게이트를 단자(2)에 접속하고 있는 점이 다르다. 이와 같이 하면, Q₀'의 V_th'(0)는 부이므로, Q_0'는 항상 ON 상태이며, 제 29 도와 같은 V_G발생회로를 사용하는 일 없이 제 15 도에 도시한 바라는 특성을 실현할 수 있다. 본 실시예에서는 상술한 바와 같이 회로구성을 간략화할 수 있을 뿐만 아니라, Q_0'에 흐르는 전류 I(Q_0')는 I(Q_0')=(β'(0)/2)V_th'(0)²과 같이 β'(0)(채널콘덕턴스), V_th'(0)(스레쉬홀드전압)만으로 결정되는 정전류로 되기 때문에 안정한 특성이 얻어지는 특징을 갖는다. 또한, 본 실시예는 제 16 도를 예로 하였지만, 다른 실시예의 Q₀를 본 실시예와 같이 Q_0'로 치환하고, 게이트를 단자(2)에 접속하는 것에 의해서 그대로 적용할 수 있다.

제 40 도는 1개의 공핍형 MOS 트랜지스터를 사용해서 버퍼회로를 구성한 실시예이며, 제 41 도는 그의 특성을 도시하고 있다. 상술한 제 33 도와는 회로구성이 동일하지만, MOS 트랜지스터가 엔한스먼트형에서 공핍형으로 되어 있는 점에서 다르다. 본 버퍼회로의 출력 V_L'는 제 41 도에 도시하는 바와 같이 Vcc와 V_L'의 차가 MOS 트랜지스터의 스레쉬홀드전압 V_thD의 절대값 | V_thD|과 같게 되는 점 P에서 꺽여지고, 그 이후는 V_L보다 | V_thD|분만큼 높은 전압으로 된다. 따라서, V_L을 바라는 값보다 | V_thD|분만큼 낮게 설정해 두면 좋다. 본 실시예에서는 간단한 회로구성이고, 또한 제 34 도에 도시한 제 33도의 실시예의 특성과 같이 Vcc≤V_P0의 범위에서 Vcc보다 V_th분만큼 낮은 출력밖에 얻어지지 않는다는 문제점도 없게 할 수 있는 장점을 갖고 있다.

이상 설명한 바와 같이 본 발명에 의하면, 미세소자를 갖는 집적회로에 있어서 통상동작시에는 외부전원전압의 변동에 대해서도 동작여유가 크고, 또한 충분한 에이징전압을 인가할 수 있는 집적회로를 얻을 수가 있다.

Claims (2)

1. 칩(10)의 외부에서 공급되는 외부전원전압(Vcc)가 인가되고 상기 외부전원전압(Vcc)가 증대할 때에 상기 외부전원전압(Vcc)가 제1의 전압(V_P0)까지는 제1의 변환율로 변화하고, 상기 제1의 전압(V_P0)부터 제2의 전압(V_P1)까지는 상기 제1의 변화율보다 작은 제2의 변화율로 변화하고, 또한 상기 제2의 전압(V_P1)부터는 상기 제2의 변화율보다 큰 제3의 변화율로 변화하는 내부전압(V_L)을 출력하고, 상기 제3의 변화율로 변화는 상기 내부전압(V_L)을 테스트시에 내부회로(A)에 인가할 수 있는 내부전압발생수단을 상기 칩(10)상에 구비해서 이루어지며, 상기 내부전압발생수단은 상기 출력전압(V_L)과 기준전압에 따르는 전압을 부귀환 증폭수단의 제어입력에 인가시킬 수 있는 것에 의해 상기 출력전압(V_L)을 상기 보귀환증폭수단의 출력으로부터 비교적 낮은 출력임피던스를 발생하는 것을 특징으로 하는 반도체 장치.
2. 특허청구의 범위 제 1 항에 있어서, 상기 기준전압은 여러개의 MOS트랜지스터(Q_l∼Q_n)의 종속접속에 의한 스레쉬홀드전압의 합계로 설정되는 것을 특징으로 하는 반도체장치.