JPH041437B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、不揮発性半導体メモリ装置に係
り、電界効果形トランジスタ、特に情報に応じ
て、閾値電圧を変化させ、長時間情報を保持しう
る、いわゆる不揮発性メモリトランジスタを使用
したメモリ装置に関するものである。

〔従来技術〕

電界効果形トランジスタを使用した不揮発性メ
モリとしては、ドレイン近傍でアバランシエ現象
を生ぜしめ、発生したホツトエレクトロンをコン
トロールゲート、基板間の絶縁膜中に形成された
浮遊ゲートに注入して閾値電圧を変化せしめるこ
とにより情報の書き込みを行なうFAMOS
（Floating gate Avalanche injection MOS）
や、ゲート酸化膜を極薄にして、トンネル現象を
利用してゲート酸化膜とその上に形成された窒化
硅素膜間のトラツプに電荷を注入させるMNOS
（Metal Nitride Oxide Semiconductor）構造を
したものなどがある。いずれの場合も情報の１ト
ランジスタへの書き込み、すなわち、電荷を注入
したメモリの閾値電圧を変化させるには、ミリ秒
オーダーの時間を要する。

第１図はFAMOSの模式構造を示す断面図で、
図において、１はｐ形基板、２，３はそれぞれ
n⁺形のソース、ドレイン、４は絶縁層、５は絶
縁層４に埋込まれたフローテイングゲート、６は
その上方に絶縁して設けられたコントロールゲー
トである。

第２図はFAMOSトランジスタの書き込み特性
の一例を示す図で、第２図において、縦軸はメモ
リトランジスタの閾値を、横軸は書き込みのため
の印加パルスの累積幅を示す。この例では書き込
み前のメモリの閾値は1.5Vであるが、例えば、
第１図のソース２を接地してドレイン３に15V、
コントロールゲート６に25Vを印加した場合、書
き込みパルスの累積とともに閾値電圧が上昇す
る。上昇の度合は初期に大きく、時間とともに飽
和傾向にある。この閾値の上昇は第１図のフロー
テイングゲート５に蓄積される電荷量に対応す
る。

FAMOS形のメモリの記憶保持はフローテイン
グゲート５に注入された電子をそこに留めること
により成されるため十分な記憶保持時間を得るに
はフローテイングゲート５に十分な量の電荷を注
入し、十分に閾値を上昇させておく必要がある。
第３図に記憶保持特性の一例を示す。一般に温度
によつて記憶保持の減衰を加速することができ、
高温ほど速く、電子が放出、すなわち閾値が速く
下がつてゆく。

第２図の場合、読み出し時にコントロールゲー
ト６に印加される電圧を5Vに設定すれば、８ｍ
ｓまでの書き込みパルス印加後までは、書き込み
パルスの印加に従つて閾値は徐々に増大するもの
のメモリトランジスタはON状態にあり、８ｍｓ
以上の書き込みパルス印加されたメモリトランジ
スタはOFF状態にある。従つて、従来にあつて
は、実用上の最悪条件に近い70℃の温度で10年以
上の保持が可能になるように、安全を見込んで８
ｍｓを十分に越えた必要以上の時間書き込みパル
スを印加していた。

一方、書き込みパルスによつて書き込まれたメ
モリトランジスタにおける閾値は、時間とともに
低下し、メモリトランジスタから読み出される電
圧（出力信号）も時間とともに低下することにな
るため、メモリトランジスタに記憶された情報
が、２値情報のいずれかであるかを判定するため
に、メモリトランジスタから読み出される電圧と
基準電圧信号と比較する。メモリトランジスタか
ら読み出される電圧が基準電圧信号以上である
と、つまり、メモリトランジスタの閾値が所定値
以上であると、メモリトランジスタに記憶された
情報が２値情報の“０”と判定し、メモリトラン
ジスタから読み出される電圧が基準電圧信号以下
であると、つまり、メモリトランジスタの閾値が
所定値以下であると、メモリトランジスタに記憶
された情報が２値情報の“１”と判定している。

そして、電源電圧を5Vのものを用いた場合に
は、基準電圧信号として5Vの中央値2.5Vを用い
るようにしている。

従つて、メモリトランジスタの閾値は、メモリ
トランジスタから読み出される出力電圧が2.5V
以上になるように設定しておけば、メモリトラン
ジスタの記憶している“０”情報を間違いなく読
み出されることになるものである。

そして、メモリトランジスタから読み出される
出力電圧が2.5Vの時のメモリトランジスタの閾
値は3.5Vであるので、第２図図示からメモリト
ランジスタの閾値が3.5Vになる時間、５ｍｓの
書き込みパルスを印加すれば良いが、５ｍｓの印
加パルスでは、マージンがないため、少しでも閾
値が低下すると、メモリトランジスタからの読み
出し電圧が2.5V以下になつてしまい、メモリト
ランジスタに書き込まれた情報を誤つてしまうも
のである。

ところで、発明者等は、メモリトランジスタに
おける書き込んだ場合の情報の保持時間とメモリ
トランジスタの閾値電圧との関係を調査したとこ
ろ、第３図に示すような結果が得られた。

この第３図から明らかなように、実用上の最悪
条件に近い70℃の温度で10年以上の保持が可能に
なるようにするには、メモリトランジスタの閾値
を3.5Vに対して1Vマージンを持つた4.5Vにすれ
ば良い。

しかるに、基準電圧信号を2.5Vにした場合、
メモリトランジスタの閾値が3.5V以上であれば、
常に、“０”の情報として判定するため、メモリ
トランジスタの閾値が3.5Vなのか4.5Vまで上昇
しているのかわからず、相変わらず不安が解消さ
れない。

次に、従来の不揮発性半導体メモリ装置につい
て図を用いて説明する。

第４図は従来のメモリ装置の構成例を示すブロ
ツク図で、７は行アドレス信号入力端子、８は列
アドレス信号入力端子、９は行アドレス入力バツ
フア、１０は行アドレスデコーダ、１１はメモリ
アレイ、１２は列アドレス入力バツフア、１３は
列アドレスデコーダ、１４は列出力選択トランジ
スタ群、１５は書込み／読出し切換え用トランジ
スタ、１６は読み出し用増幅回路（センスアン
プ）、１７は基準信号発生回路、１８は出力バツ
フア、１９は入出力端子、２０は書き込み時のデ
ータ入力バツフアである。

この従来装置は周知であるので、簡単に読み出
し動作を説明する。アドレス入力で指定されたメ
モリアレイ１１中のメモリトランジスタの記憶情
報は行アドレスデコーダ１０を介して選択された
メモリトランジスタのゲートに電圧が印加され、
この結果、選択されたメモリトランジスタのドレ
イン電圧が列アドレスデコーダ１３で選択された
列出力選択トランジスタ１４と書き込み／読み出
し切換えトランジスタ１５とを介してセンスアン
プ１６に入力され、基準信号発生回路１７から供
給される基準レベルと比較される。センスアンプ
１６の出力は出力バツフア１８で増幅されて、デ
ータ出力として入出力端子１９へ出力される。

第５図はメモリアレイ、列出力選択トランジス
タ群及び基準信号発生回路の回路構成をセンスア
ンプとの関連で示す回路図で、第４図と同等部分
は同一符号で示す。２１は行アドレスデコーダ出
力、２２は列アドレスデコーダ出力、２３はセン
スアンプ１６から出力バツフアへの出力端子、２
４は書込み／読出し切換え用トランジスタ１５の
負荷抵抗である。

行アドレスデコーダ出力２１はメモリトランジ
スタ〔例えば１１１〕のゲートに入力され、列ア
ドレスデコーダ出力２２は列出力選択トランジス
タ〔例えば１４１〕のゲートに入力される。選択
されたメモリトランジスタ１１１のドレイン電圧
は列出力選択トランジスタ１４１および書込み／
読出し切換え用トランジスタ１５を通して差動増
幅形センスアンプ１６の一方の入力○イに入力され
る。差動増幅形センスアンプ１６の他方の入力○ロ
には、基準信号発生回路１７にあるダミーメモリ
トランジスタ１７１のドレイン電圧がトランジス
タ１４１に対応するトランジスタ１７２およびト
ランジスタ１５に対応するトランジスタ１７３を
介して供給される。１７４は負荷抵抗２４に対応
する負荷抵抗である。メモリトランジスタ１１１
と１７１、トランジスタ１４１と１７２、トラン
ジスタ１５と１７３、および抵抗２４と１７４と
はセンスアンプ１６のバランスをよくするため
に、同一特性に設計され、当然トランジスタ１４
１と１７２およびトランジスタ１５と１７３との
ゲート信号値も等しく設定される。

いま、メモリトランジスタ１１１が書き込まれ
ている（即ち、その閾値が3.5V以上になつてい
る。）ときに○イ点の電位はほぼ2.5Vに、メモリト
ランジスタ１１１が書き込まれていない（即ち、
その閾値が1.5V近傍の）ときは○イ点の電位は約
1.5Vになるように設定される。そして、○ロ点へ
の基準電位はメモリトランジスタ１１１からの読
み出される出力電圧である1.5Vと2.5Vを越えた
値との中間値に近い値（例えば、2.5V）になる
ようにダミーメモリトランジスタ１７１、トラン
ジスタ１７２，１７３の特性を微調整する。○イ点
への読み出し電圧は、書き込みパルス幅に応じた
メモリトランジスタの閾値とともに第６図に示す
ように変化する。この例では、○ロ点の基準入力電
圧が2.5Vであるから５ｍｓ以上の書き込みパル
ス印加によつて、センスアンプ１６の出力は反転
する。これ以上のパルス印加に対してはセンスア
ンプ１６の出力は変化しない。従つて、そのメモ
リトランジスタが、どの程度のマージンをもつて
書き込まれたものかは、外からは判らず、結局、
従来はあらゆる最悪条件を想定して50ｍｓといつ
た十分なマージンをもつたパルス幅を印加するよ
うに規格を設定する必要が生じ、書き込みに要す
る時間が非常に長くなつていた。

〔発明の概要〕

この発明は以上のような点に鑑みてなされたも
ので、書き込み時のライトベリフアイモードの読
み出し時の差動形センスアンプの基準入力電位を
通常の読み出し時のその基準入力電位より所定値
だけ高くすることによつて、上記ライトベリフア
イモードの読み出しで出力が反転すれば十分な書
き込みが完了したとすることができ、短時間で確
実な書き込みができる不揮発性半導体メモリ装置
を提供するものである。

〔発明の実施例〕

第３図で説明したように、10年の記憶保持特性
をもたせるには、メモリトランジスタの閾値電圧
が、読み出し時の“０”情報か“１”情報かを判
定できる最低の閾値（この説明では3.5Vであ
る。）に対して1Vのマージンをもてばよい。すな
わち、第２図のような特性をもつたメモリトラン
ジスタでは、７ｍｓの幅のパルスを印加すればメ
モリトランジスタの閾値は4.5Vとなり、十分で
ある。７ｍｓの幅のパルスの印加に対しては第５
図の○イ点の信号電位は第６図からみると3.8Vに
なつている。従つて、書き込み時のライトベリフ
アイモードの読み出し時の第５図の○ロ点基準信号
電位を3.8Vにしておれば、書き込みパルス幅が
７ｍｓになるまで、このセンスアンプの出力は反
転せず、反転した時点で、書き込みを中止したと
しても、メモリトランジスタの閾値は4.5Vを若
干越えた値になつている。書き込み時の読み出
し、すなわちライトベリフアイ時以外の通常の読
み出し時の基準信号電位は元とおりの2.5Vに設
定しておけば、この差すなわち、メモリトランジ
スタの閾値電圧の差は1Vとなり、70℃の温度で
10年間の記憶保持も十分に可能となるわけであ
る。

第７図はこの発明の一実施例に用いる基準信号
発生回路の回路図で、従来例と同等部分は同一符
号で示す。２５はプログラム電源端子、２６はプ
ログラム電圧検出回路、２７はダミーメモリトラ
ンジスタ１７１のゲートと接地点との間に接続さ
れたトランジスタである。プログラム電圧検出回
路２６は全体で10V近傍に閾値があるように各構
成トランジスタが選ばれている。すなわち、プロ
グラム電源端子２５に10V以上の電圧が印加され
れば出力点○ハには2V程度の電圧が発生してトラ
ンジスタ２７は若干ONとなり、10V以下の入力
電圧では、出力点○ハの電位は0Vとなつてトラン
ジスタ２７はOFFとなる。トランジスタ２７が
OFFのときには従来の第５図の回路と同一にな
る。

通常ライトベリフアイモードではプログラム電
源端子２５には高電圧が印加された状態で、通常
の読み出し時にはプログラム電源端子２５の電圧
は5V程度であるから、これによつて、トランジ
スタ２７の導通状態が変化する。すなわち、通常
の読み出し動作時にはトランジスタ２７はOFF
であるから第５図の従来例で説明したように、こ
の基準信号発生回路は出力点○ロには2.5Vの電圧
が得られ、書き込み時のライトベリフアイモード
の読み出しの場合にはトランジスタ２７は若干
ONとなり、出力点○ロには3.8Vの電圧が得られる
ようにすることができる。このように、プログラ
ム電圧を検出することによつて、書き込み時のラ
イトベリフアイモードの読み出しの場合と通常の
読み出し時とで、センスアンプの基準信号電位を
変化させるので、これを用いて十分に記憶保持を
保証し得る書き込みが効率よく行なうことができ
る。

〔発明の効果〕

以上説明したこの発明の構成を利用することに
よつて、書き込みのパルス幅を１ｍｓ程度の小さ
な値に設定し、そのパルス印加毎にライトベリフ
アイモードによつて出力の反転をチエツクして、
出力の反転があるまで同一のアドレスへの書き込
みを繰返し、出力の反転があれば次のアドレスに
進むようにすれば、全く無駄な時間がなく、しか
も確実な書き込みが可能となり、書き込み時間が
問題となる大容量メモリ装置に特に有効である。

【図面の簡単な説明】

第１図はFAMOSトランジスタの模式構造を示
す断面図、第２図はFAMOSトランジスタの書き
込み特性の一例を示す図、第３図はその記憶保持
特性の一例を示す図、第４図は従来のメモリ装置
の構成例を示すブロツク図、第５図は従来のメモ
リ装置のメモリアレイ、列出力選択トランジスタ
群、及び基準信号発生回路の回路構成をセンスア
ンプとの関連で示す回路図、第６図はFAMOSト
ランジスタの書き込みパルス幅と読み出し電圧と
の関係を示す特性図、第７図はこの発明の一実施
例に用いる基準信号発生回路の回路図である。 図において、１１はメモリアレイ、１１１はメ
モリトランジスタ（メモリ素子）、１６はセンス
アンプ（読み出し用増幅器）、１７は基準信号発
生回路、２５はプログラム電源端子、２６はプロ
グラム電圧検出回路である。なお、図中同一符号
は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ それぞれが２値情報のいずれか一方の記憶を
   行う複数の不揮発性半導体メモリ素子と、上記半
   導体メモリ素子に記憶される２値情報の一方に対
   応する十分に書き込まれた時に読み出される高電
   圧出力信号と上記半導体メモリ素子に記憶される
   ２値情報の他方に対応する書き込まれていない時
   に読み出される低電圧出力信号との間の、中間基
   準電圧信号を発生する中間電圧信号発生手段と、
   上記半導体メモリ素子から読み出される出力信号
   と基準電圧信号とを比較し、半導体メモリ素子か
   ら読み出された情報が上記２値情報のいずれかを
   識別する比較読み出し手段と、上記半導体メモリ
   素子に上記２値情報のいずれか一方を書き込む手
   段と、上記中間電圧信号発生手段によつて発生さ
   れる上記中間基準電圧信号をさらにこれと上記高
   電圧出力信号との間の書き込み確認電圧まで上げ
   る昇圧手段と、通常の、上記比較読み出し手段に
   よつて半導体メモリ素子から情報を読み出すとき
   は、上記半導体メモリ素子から読み出される出力
   信号と比較する上記基準電圧信号は上記中間基準
   電圧信号と成し、また上記半導体メモリ素子への
   情報の書き込み完了を確認するライトベリフアイ
   モードのときは、上記基準電圧信号となる上記中
   間基準電圧信号を上記書き込み確認電圧まで上げ
   るように、上記中間電圧信号発生手段と上記昇圧
   手段とを制御する手段とを具備して成ることを特
   徴とする不揮発性半導体メモリ装置。